仅对英特尔可见 — GUID: mwh1412203468309
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2.1.5.1. 时序报告命令
2.1.5.2. Fmax汇总报告(Fmax Summary Report)
2.1.5.3. Report Timing命令
2.1.5.4. 报告逻辑电平深度
2.1.5.5. 报告相邻路径(Report Neighbor Paths)
2.1.5.6. Report CDC Viewer命令
2.1.5.7. Report Custom CDC Viewer命令
2.1.5.8. 报告时间借用数据
2.1.5.9. 将约束与时序报告相关联
2.1.5.10. 从Timing Analyzer运行Design Assistant
2.1.5.11. 在其他工具中定位时序路径
2.2.1. 建议的初始SDC约束
2.2.2. SDC文件优先级
2.2.3. 迭代约束修改(Iterative Constraint Modification)
2.2.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.2.5. 创建时钟和时钟约束
2.2.6. 创建I/O约束
2.2.7. 创建延迟和偏移约束(Creating Delay and Skew Constraints)
2.2.8. 创建时序异常(Creating Timing Exceptions)
2.2.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.2.10. 示例电路和SDC文件
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2.2.1.3. Derive Clock Uncertainty (derive_clock_uncertainty)
Derive Clock Uncertainty (derive_clock_uncertainty)约束对设计中的时钟到时钟传输应用设置和保持时钟不确定性。这种不确定性代表了PLL抖动,时钟树抖动和其他不确定因素等特性。
通过使能Add clock uncertainty assignment (-add)可以从任何Set Clock Uncertainty (set_clock_uncertainty)约束添加时钟不确定性值。您可以Overwrite existing clock uncertainty assignments (-overwrite)任何set_clock_uncertainty约束。
create_clock -period 10.0 -name fpga_sys_clk [get_ports fpga_sys_clk] \ derive_clock_uncertainty -add - overwrite
如果从.sdc文件中省略derive_clock_uncertainty,那么Timing Analyzer会生成一个警告信息。
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