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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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5.6.1. SERDES电路
Intel® Cyclone® 10 GX器件的每个LVDS I/O通道含有支持高速LVDS接口的内置串化器/解串器(SERDES)电路。 可配置SERDES电路以支持源同步通信协议,如RapidIO®、XSBI、串行外设接口(SPI)以及异步协议。
图 89. SERDES该图显示为LVDS SERDES电路的发送器和接收器块结构图以及接收器和收发器数据路径的接口信号。同时,该图示也显示了收发器和接收器间的共享PLL。如果收发器和接收器未共享相同PLL,则需要2个I/O PLL。在单数据速率(SDR)和双数据速率(DDR)模式中,数据位宽分别为1和2位。
LVDS SERDES 发送器和接收器需要来自I/O PLL的多种时钟和加载使能信号。 Intel® Quartus® Prime软件自动配置PLL设置,并负责基于输入参考时钟和所选数据速率生成多种时钟和加载使能信号。