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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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5.7.7. 指南: Intel® Cyclone® 10 GX GPIO性能的最小化高抖动的影响
在 Intel® Cyclone® 10 GX设计流程中,按照这一指南可以最小化对GPIO性能的抖动影响。
- 使用Intel PDN工具2.0执行电源配送网络分析。这一分析帮助您设计一个带有必要的去耦电容的更可靠且更高效的电源配送网络。使用 Intel® Cyclone® 10 GX早期功耗估算器(EPE)来确定VCC和其它电源供应的电流要求。基于所有电源供应轨,尤其是VCC电源轨的电流要求来执行PDN分析。
- 将电压稳压器与远程检测管脚一起使用来补偿在保持内核性能的情况下,与PCB相关的DC IR压降和VCC电源中的器件封装。有关差分远程传感器管脚的VCC电源的连接指南的详细信息,请参考管脚连接指南。
- 输入时钟抖动必须符合 Intel® Cyclone® 10 GX PLL输入时钟周期到周期的抖动规范,从而产生低PLL输出时钟抖动。必须提供抖动小于120 ps的干净时钟源。有关所建议的操作条件的详细信息,请参考器件数据表中的PLL规范。
- 使用专用PLL时钟输出管脚来发送时钟信号,实现更好的抖动性能。每个I/O bank中的I/O PLL支持两个专用的时钟输出管脚。可以将PLL专用时钟输出管脚作为FPGA的参考时钟源使用。为了实现最佳的抖动性能,可以提供一个外部干净的时钟源。有关PLL专用时钟输出管脚的抖动规范的详细信息,请参考器件数据表。
- 如果GPIO运行在高于250 MHz的频率上,则使用匹配 I/O校准。SSTL、HSTL、POD和HSUL I/O标准是匹配的I/O标准。Intel建议您将HSUL I/O标准用以较短走线或者互联小于两英寸的参考长度。
- 使用Altera PHYLite的并行接口IP内核,实现GPIO或者源同步I/O接口。Intel建议如果无法收敛GPIO的时序或者数据速率大于200 Mbps的源同步I/O接口,就使用Altera PHYLite的并行接口IP内核。有关将Altera GPIO IP内核移植到Altera PHYLite的并行接口IP内核的指导原则,请参考相关的信息。
- 使用小型外设时钟(SPCLK)网络。SPCLK网络用于高速I/O接口,并且提供最小的插入延迟。下面列出了时钟网络的时钟插入延迟的排列,从最大到最小进行排列:
- 全局时钟网络(GCLK)
- 区域时钟网络(RCLK)
- 大型外设时钟网络(LPCLK)
- SPCLK