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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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4.1.7. 时钟使能信号
如果GCLK或RCLK输出驱动PLL的输入,那么不能使用时钟控制模块的时钟使能和禁用电路。
图 58. 使用时钟使能和禁用电路的clkena实现此图显示了时钟控制模块的时钟使能和禁用电路的实现。
在时钟网络级支持clkena信号,而不是在PLL输出计数器级。这样即使在没有使用PLL的时侯也能够关断(gate off)时钟。您也可以使用clkena信号控制PLL的专用外部时钟。
图 59. clkena信号的实例此图显示了一个时钟输出使能的波形实例。clkena信号同步到时钟输出的下降沿。
Intel® Cyclone® 10 GX器件有一个额外的亚稳态寄存器,用于GCLK和RCLK网络的异步使能或者禁用。您可以在 Quartus® Prime Pro Edition中有选择性地旁路这一寄存器。
由于与回路相关的计数器不会受到影响,因此PLL能够独立于clkena信号,并保持在锁定状态。这一特性对于要求低功耗或睡眠模式的应用非常有用。如果系统在重新同步过程中不能承受频率过冲,那么clkena信号也能够禁用时钟输出。