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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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4.2.10.3. 手动时钟切换(Manual Clock Switchover)
在手动时钟切换模式中,extswitch信号控制选择inclk0还是inclk1作为PLL的输入时钟。默认情况下选择inclk0。
当extswitch信号从逻辑高电平跳变到逻辑低电平并保持至少三个inclk周期使inclk进行切换时,启动一个时钟切换事件。
你必须将 extswitch 信号再拉回到高电平才能执行另一个时钟切换事件。如果不需要另一个时钟切换事件,那么在初始切换后保持 extswitch处于逻辑低电平状态。
拉低extswitch信号至少三个inclk周期使inclk进行切换来执行另一个时钟切换事件。
如果inclk0和inclk1的频率不同并且一直运行,那么extswitch信号最短的低电平时间一定要大于或等于inclk0与inclk1之间较低频率的三个时钟周期。
图 65. Intel® Cyclone® 10 GX PLL中的手动时钟切换电路
通过在 Altera IOPLL (for I/O PLL) IP core中指定切换延迟,您可以延迟时钟切换操作。指定切换延迟时,extswitch信号必须保持高电平至少三个inclk周期使inclk进行切换,并加上已经指定的延迟周期数以启动时钟切换。