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1.4.2. P-Tile收发器管脚
注： 英特尔建议您创建一个 英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。 英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。
| 管脚名称 | 管脚功能 | 管脚描述 | 连接指南 |
|---|---|---|---|
| GXP[L10A,L10C]_RX_CH[15:0][p,n] | 输入 | 特定于器件左侧(L)上的P-tile收发器的基于 PCIe* Gen4的接收器管脚。 关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。 |
当没有使用这些管脚时，必须通过一个1kΩ下拉电阻将这些管脚连接到GND。 |
| GXP[L10A,L10C]_TX_CH[15:0][p,n] | 输出 | 特定于器件左侧(L)上的P-tile收发器的基于 PCIe* Gen4的发送器管脚。 关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。 |
发送器管脚必须是AC耦合的。根据 PCIe* Gen4规范，电容值的范围从176 nF到256 nF。 当没有使用这些管脚时，它们必须是悬空的。 |
| REFCLK_GXP[L10A,L10C]_CH[0,2][p,n] | 输入 | 特定于器件左侧(L)上的P-tile收发器的标准 PCIe* HCSL参考时钟输入管脚。 关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。 |
对于HCSL I/O标准，它仅支持DC耦合。 您必须将100-MHz参考时钟连接到x16模式以及4x4模式下的这两个参考时钟输入。这些参考时钟必须来自同一时钟源。您可以使用扇出缓冲器，但必须满足± 300 ppm的要求。 对于2x8模式，您必须将两个参考时钟输入连接到同一时钟源或者连接到两个独立的时钟源。 如果完全没有使用P-tile，那么要将两个REFCLK输入都连接到GND。 未使用的参考时钟管脚必须通过1kΩ下拉电阻连接到GND。 |
| IO_AUX_RREF[10,12]_P | 输入 | P-tile收发器的嵌入式多芯片互连桥接(EMIB)的参考电阻。 在每种器件密度和封装组合中，并非所有的管脚都可用。有关详细信息，请参考特定的器件管脚说明(device pin-out)文件。 |
将每个IO_AUX_RREF通过一个2.8 kΩ电阻(±1%)连接到GND。 在PCB布局中，需要对此管脚到电阻的走线进行布线，以便避免任何干扰信号。 |
| U[10,12]_P_IO_RESREF_0 | 输入 | 收发器参考电阻连接，用于PMA电路提供终端以进行校准。 在每种器件密度和封装组合中，并非所有的管脚都可用。有关详细信息，请参考特定的器件管脚说明(device pin-out)文件。 |
将每个管脚通过一个169Ω 1% (100 ppm/°C)精密电阻连接到GND。 将此电阻放置在非常靠近IO_RESREF管脚的位置。请避免在此参考电阻器或其走线旁边布线任何干扰信号。通过一个非常靠近参考电阻的过孔将电阻连接到GND平面。 外部参考电阻寄生电容负载必须小于14 pF。最大寄生电容包括 PHY数量、封装走线和PCB走线的外部负载。连接到IO_RESREF管脚的每个PHY 都会额外增加1.5 pF的负载。 |
| I_PIN_PERST_N_U[10,12]_P | 输入 | PCI Express* ( PCIe* ) Platform复位管脚。 关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。 |
在 PCI Express* ( PCIe* )适配卡实现中， 将 PCIe* 边缘连接器的 PCIe* nPERST信号连接到每个P-tile收发器bank I_PIN_PERST_N输入。 使用电平转换器进行扇出并将 PCIe* 连接器的3.3-V开漏(open-drain) nPERST信号更改成在板级上使用的每个 P-tile收发器的1.8-V I_PIN_PERST_N输入。 由于 PCIe* 连接器的nPERST信号是一个开漏信号，因此需要对I_PIN_PERST_N输入提供一个1.8-V上拉电阻。您必须上拉适配卡上的3.3-V PCIe* nPERST信号。 如果没有使用此tile，那么要连接到GND。 在两个独立时钟源用于2x8分叉模式的情况下，需要确保在两个参考时钟稳定后将I_PIN_PERST_N置为高电平。 |