英特尔® Agilex™器件系列管脚连接指南

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ID 683112
日期 9/22/2022
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1. 英特尔® Agilex™ 器件系列管脚连接指南
1. 英特尔® Agilex™ 器件系列管脚连接指南 x
1.1. 英特尔® Agilex™ 器件的管脚状态 1.2. 英特尔® Agilex™ FPGA内核管脚 1.3. 英特尔® Agilex™ E-Tile管脚 1.4. 英特尔® Agilex™ P-Tile管脚 1.5. 英特尔® Agilex™ F-Tile管脚 1.6. 英特尔® Agilex™ R-Tile管脚 1.7. 英特尔® Agilex™ 硬核处理器系统(HPS)管脚 1.8. 英特尔® Agilex™ 电源共享指南 1.9. 英特尔® Agilex™ 器件系列管脚连接指南的注释 1.10. 英特尔® Agilex™ 器件系列管脚连接指南的文件修订历史
1.2. 英特尔® Agilex™ FPGA内核管脚 x
1.2.1. 时钟和PLL管脚 1.2.2. 专用配置/JTAG管脚 1.2.3. 可选/复用配置管脚 1.2.4. 差分I/O管脚 1.2.5. 外部存储器接口管脚 1.2.6. 电压传感器和电压参考管脚 1.2.7. 远程温度感应二级管管脚 1.2.8. 参考管脚 1.2.9. No Connect和DNU管脚 1.2.10. 电源管脚 1.2.11. 安全器件管理器(SDM)管脚 1.2.12. 安全器件管理器(SDM)可选信号管脚
1.3. 英特尔® Agilex™ E-Tile管脚 x
1.3.1. E-Tile电源管脚 1.3.2. E-Tile收发器管脚
1.4. 英特尔® Agilex™ P-Tile管脚 x
1.4.1. P-Tile电源管脚 1.4.2. P-Tile收发器管脚
1.5. 英特尔® Agilex™ F-Tile管脚 x
1.5.1. F-Tile电源管脚 1.5.2. F-Tile收发器管脚
1.6. 英特尔® Agilex™ R-Tile管脚 x
1.6.1. R-Tile电源管脚 1.6.2. R-Tile收发器管脚
1.7. 英特尔® Agilex™ 硬核处理器系统(HPS)管脚 x
1.7.1. HPS电源管脚 1.7.2. HPS振荡器时钟输入管脚 1.7.3. HPS JTAG管脚 1.7.4. HPS GPIO管脚 1.7.5. HPS SDMMC管脚 1.7.6. HPS NAND管脚 1.7.7. HPS USB管脚 1.7.8. HPS EMAC管脚 1.7.9. HPS I2C_EMAC和MDIO管脚 1.7.10. HPS I2C管脚 1.7.11. HPS SPI管脚 1.7.12. HPS UART管脚 1.7.13. HPS Trace(走线)管脚
1.8. 英特尔® Agilex™ 电源共享指南 x
1.8.1. 示例1— 英特尔® Agilex™ 器件(P-Tile和E-Tile) 1.8.2. 示例2— 英特尔® Agilex™ 器件(F-Tile和R-Tile)
1. 英特尔® Agilex™ 器件系列管脚连接指南

1.6.2. R-Tile收发器管脚

注： 英特尔建议您创建一个 英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。 英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 21.  R-Tile收发器管脚
管脚名称 管脚功能 管脚描述 连接指南
GXR_RCOMP_P_0 输入 R-tile的外部偏置电阻。

在每个R-tile bank的GXR_RCOMP_N_0管脚与GXR_RCOMP_P_0管脚之间连接一个150-ohm 1%电阻。

RCOMP_P + RCOMP_N总走线布线(封装和板级)电阻小于0.500 ohms。

在PCB布局中，请勿在高速时钟/数据干扰器(aggressor)旁边布线走线。您需要将RCOMP_P上的最大电容保持在5.0 pF以下。

如果没有使用此tile，那么需要保持这些管脚悬空。
GXR_RCOMP_N_0
I_PIN_PERST_N_GXR 输入 PCI Express* ( PCIe* ) Platform复位管脚。

在PCIe适配卡实现中， 将PCIe边缘连接器的PCIe nPERST信号连接到每个R-tile收发器bank I_PIN_PERST_N输入。

使用电平转换器进行扇出并将PCIe连接器的3.3-V开漏(open-drain) nPERST信号更改成在板级上使用的每个R-tile收发器的1.0-V I_PIN_PERST_N输入。

由于PCIe连接器的nPERST信号是一个开漏信号，因此需要对I_PIN_PERST_N输入提供一个1.0-V上拉电阻。您必须上拉适配卡上的3.3-V PCIe nPERST信号。

如果没有使用此tile，那么要连接到GND。

在两个独立时钟源用于2x8分叉模式的情况下，需要确保在两个参考时钟稳定后将I_PIN_PERST_N置低为高电平。
REFCLK_GXR[R,L][14A,14C,15A,15C]_CH[0,1]P 输入

特定于器件左侧(L)或右侧(R)上的R-tile收发器的标准 PCIe* High Speed Current Steering Logic (HCSL)参考时钟输入管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

此管脚仅支持HCSL I/O标准，必须是DC耦合的。

您必须将100-MHz +/-100ppm参考时钟连接到x16模式以及4x4模式下的这两个参考时钟输入。这些参考时钟必须来自同一时钟源。您可以使用扇出缓冲器，但必须满足Gen 5的± 100ppm要求。

对于2x8模式，您可以将两个参考时钟输入连接到同一时钟源或者连接到两个独立的时钟源。

如果没有使用这些管脚，那么要保持这些管脚悬空。
REFCLK_GXR[R,L][14A,14C,15A,15C]_CH[0,1]N
GXR[R,L][14A,14C,15A,15C]_RX_CH[0:15]P 输入

特定于器件左侧(L)或者右侧(R)的R-tile收发器的收发器接收器管脚。

对于 PCIe* Gen 5模式，使用低16位[15:0]。这些管脚也支持高达32 Gbps的NRZ编码。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

 如果没有使用这些管脚，那么要保持这些管脚悬空。
GXR[R,L][14A,14C,15A,15C]_RX_CH[0:15]N
GXR[R,L][14A,14C,15A,15C]_TX_CH[0:15]P 输出

特定于器件左侧(L)或者右侧(R)的R-tile收发器的收发器发送器管脚。

对于 PCIe* Gen 5模式，使用低16位[15:0]。这些管脚也支持高达32 Gbps的NRZ编码。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

发送器管脚必须是AC耦合的。

如果没有使用这些管脚，那么要保持这些管脚悬空。
GXR[R,L][14A,14C,15A,15C]_TX_CH[0:15]N
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