英特尔® Agilex™器件系列管脚连接指南

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ID 683112
日期 9/22/2022
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1. 英特尔® Agilex™ 器件系列管脚连接指南
1. 英特尔® Agilex™ 器件系列管脚连接指南 x
1.1. 英特尔® Agilex™ 器件的管脚状态 1.2. 英特尔® Agilex™ FPGA内核管脚 1.3. 英特尔® Agilex™ E-Tile管脚 1.4. 英特尔® Agilex™ P-Tile管脚 1.5. 英特尔® Agilex™ F-Tile管脚 1.6. 英特尔® Agilex™ R-Tile管脚 1.7. 英特尔® Agilex™ 硬核处理器系统(HPS)管脚 1.8. 英特尔® Agilex™ 电源共享指南 1.9. 英特尔® Agilex™ 器件系列管脚连接指南的注释 1.10. 英特尔® Agilex™ 器件系列管脚连接指南的文件修订历史
1.2. 英特尔® Agilex™ FPGA内核管脚 x
1.2.1. 时钟和PLL管脚 1.2.2. 专用配置/JTAG管脚 1.2.3. 可选/复用配置管脚 1.2.4. 差分I/O管脚 1.2.5. 外部存储器接口管脚 1.2.6. 电压传感器和电压参考管脚 1.2.7. 远程温度感应二级管管脚 1.2.8. 参考管脚 1.2.9. No Connect和DNU管脚 1.2.10. 电源管脚 1.2.11. 安全器件管理器(SDM)管脚 1.2.12. 安全器件管理器(SDM)可选信号管脚
1.3. 英特尔® Agilex™ E-Tile管脚 x
1.3.1. E-Tile电源管脚 1.3.2. E-Tile收发器管脚
1.4. 英特尔® Agilex™ P-Tile管脚 x
1.4.1. P-Tile电源管脚 1.4.2. P-Tile收发器管脚
1.5. 英特尔® Agilex™ F-Tile管脚 x
1.5.1. F-Tile电源管脚 1.5.2. F-Tile收发器管脚
1.6. 英特尔® Agilex™ R-Tile管脚 x
1.6.1. R-Tile电源管脚 1.6.2. R-Tile收发器管脚
1.7. 英特尔® Agilex™ 硬核处理器系统(HPS)管脚 x
1.7.1. HPS电源管脚 1.7.2. HPS振荡器时钟输入管脚 1.7.3. HPS JTAG管脚 1.7.4. HPS GPIO管脚 1.7.5. HPS SDMMC管脚 1.7.6. HPS NAND管脚 1.7.7. HPS USB管脚 1.7.8. HPS EMAC管脚 1.7.9. HPS I2C_EMAC和MDIO管脚 1.7.10. HPS I2C管脚 1.7.11. HPS SPI管脚 1.7.12. HPS UART管脚 1.7.13. HPS Trace(走线)管脚
1.8. 英特尔® Agilex™ 电源共享指南 x
1.8.1. 示例1— 英特尔® Agilex™ 器件(P-Tile和E-Tile) 1.8.2. 示例2— 英特尔® Agilex™ 器件(F-Tile和R-Tile)
1. 英特尔® Agilex™ 器件系列管脚连接指南

1.3.2. E-Tile收发器管脚

注： 英特尔建议您创建一个 英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。 英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 15.  E-Tile收发器管脚
管脚名称 管脚功能 管脚描述 连接指南

GXE[R9A]_RX_CH[0:23][p,n]

输入

接收器电路的高速差分串行输入。特定于器件右侧(R)上的E-tile收发器。

支持NRZ和PAM4调制。关于受支持的数据速率，请参考 英特尔® Agilex™ 器件数据表。

如果RX输入共模在VCCRT_GXE与GND之间，并且RX输入幅度差小于1200 mVp-p，那么就不需要片外AC耦合电容。E-Tile SerDes的绝对最大输入为VCCRT_GXE + 300 mV，以防止ESD二极管的正向偏置(forward biasing)。

当使用外部AC耦合电容时，RX终端连至VCCH_GXE电源。关于外部AC耦合的详细信息，请参考E-Tile收发器PHY用户指南。

请将未使用的管脚悬空。
GXE[R9A]_TX_CH[0:23][p,n] 输出

发送器电路的高速差分串行输出。特定于器件右侧(R)上的E-tile收发器。

支持NRZ和PAM4调制。关于受支持的数据速率，请参考 英特尔® Agilex™ 器件数据表。

请将未使用的管脚悬空。
REFCLK_GXE[R9A]_CH[0:8][p,n] 输入

高速差分参考时钟连接到器件右侧(R)的E-tile收发器。

REFCLK_GXE分别提供给RX和TX。

通过在PLL模式下配置收发器通道(Native PHY IP core)，REFCLK_GXE可用作内核时钟生成的专用时钟输入管脚。

受支持的I/O标准：

  • LVPECL

默认的内部REFCLK输入是包含50-Ω终端的2.5-V LVPECL。您需要在 英特尔® Quartus® Prime软件中使能内部终端。

可选的外部终端是2.5-V LVPECL或者3.3-V LVPECL。关于外部终端的详细信息，请参考E-Tile收发器PHY用户指南的参考时钟管脚部分。

通过一个1-kΩ电阻将每个未使用的REFCLK管脚连接到GND。

REFCLK[1]必须始终在板级上绑定(bonded out)并连接到一个时钟源，以防计划对REFCLK进行动态重配置。关于用法的详细信息，请参考E-Tile收发器PHY用户指南的特殊情况下的动态重配置流程部分。

保留未使用的收发器通道可能需要根据用例在板级上绑定额外的REFCLK_GXE。关于详细信息，请参考E-Tile收发器PHY用户指南的未使用的收发器通道部分。

输入参考时钟必须在FPGA上电时保持稳定并且是自由运行的，才能保证正确的PLL校准和成功的配置。
IO_AUX_RREF[20] 输入

AIB辅助通道的精密参考电阻。

 连接一个2-kΩ电阻(±1%)到GND。
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