英特尔® Agilex™器件系列管脚连接指南

下载 PDF
ID 683112
日期 9/22/2022
Public
文档目录
文档目录 x
1. 英特尔® Agilex™ 器件系列管脚连接指南
1. 英特尔® Agilex™ 器件系列管脚连接指南 x
1.1. 英特尔® Agilex™ 器件的管脚状态 1.2. 英特尔® Agilex™ FPGA内核管脚 1.3. 英特尔® Agilex™ E-Tile管脚 1.4. 英特尔® Agilex™ P-Tile管脚 1.5. 英特尔® Agilex™ F-Tile管脚 1.6. 英特尔® Agilex™ R-Tile管脚 1.7. 英特尔® Agilex™ 硬核处理器系统(HPS)管脚 1.8. 英特尔® Agilex™ 电源共享指南 1.9. 英特尔® Agilex™ 器件系列管脚连接指南的注释 1.10. 英特尔® Agilex™ 器件系列管脚连接指南的文件修订历史
1.2. 英特尔® Agilex™ FPGA内核管脚 x
1.2.1. 时钟和PLL管脚 1.2.2. 专用配置/JTAG管脚 1.2.3. 可选/复用配置管脚 1.2.4. 差分I/O管脚 1.2.5. 外部存储器接口管脚 1.2.6. 电压传感器和电压参考管脚 1.2.7. 远程温度感应二级管管脚 1.2.8. 参考管脚 1.2.9. No Connect和DNU管脚 1.2.10. 电源管脚 1.2.11. 安全器件管理器(SDM)管脚 1.2.12. 安全器件管理器(SDM)可选信号管脚
1.3. 英特尔® Agilex™ E-Tile管脚 x
1.3.1. E-Tile电源管脚 1.3.2. E-Tile收发器管脚
1.4. 英特尔® Agilex™ P-Tile管脚 x
1.4.1. P-Tile电源管脚 1.4.2. P-Tile收发器管脚
1.5. 英特尔® Agilex™ F-Tile管脚 x
1.5.1. F-Tile电源管脚 1.5.2. F-Tile收发器管脚
1.6. 英特尔® Agilex™ R-Tile管脚 x
1.6.1. R-Tile电源管脚 1.6.2. R-Tile收发器管脚
1.7. 英特尔® Agilex™ 硬核处理器系统(HPS)管脚 x
1.7.1. HPS电源管脚 1.7.2. HPS振荡器时钟输入管脚 1.7.3. HPS JTAG管脚 1.7.4. HPS GPIO管脚 1.7.5. HPS SDMMC管脚 1.7.6. HPS NAND管脚 1.7.7. HPS USB管脚 1.7.8. HPS EMAC管脚 1.7.9. HPS I2C_EMAC和MDIO管脚 1.7.10. HPS I2C管脚 1.7.11. HPS SPI管脚 1.7.12. HPS UART管脚 1.7.13. HPS Trace(走线)管脚
1.8. 英特尔® Agilex™ 电源共享指南 x
1.8.1. 示例1— 英特尔® Agilex™ 器件(P-Tile和E-Tile) 1.8.2. 示例2— 英特尔® Agilex™ 器件(F-Tile和R-Tile)
1. 英特尔® Agilex™ 器件系列管脚连接指南

1.5.2. F-Tile收发器管脚

注： 英特尔建议您创建一个 英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。 英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 19.  F-Tile收发器管脚
管脚名称 管脚功能 管脚描述 连接指南
RCOMP_P_FHT_GXF 输入 F-tile FHT的外部偏置电阻。

将每个RCOMP_P_FHT_GXF管脚通过一个1.5-KΩ电阻(0.1%)连接到RCOMP_N_FHT_GXF管脚。

在PCB布局中，需要对此管脚到电阻的走线进行布线，以便避免任何干扰信号。

如果未使用此tile，那么您必须在RCOMP_P_FHT_GXF与RCOMP_N_FHT_GXF管脚之间连接1.5-KΩ电阻。
RCOMP_N_FHT_GXF
RCOMP_P_Q2_CH1_FGT_GXF 输入 F-tile FGT的外部偏置电阻。

将每个RCOMP_P_Q2_CH1_FGT_GXF管脚通过一个499-Ω电阻(0.1%)连接到RCOMP_N_Q2_CH1_FGT_GXF管脚。

在PCB布局中，需要对此管脚到电阻的走线进行布线，以便避免任何干扰信号。

如果未使用此tile，那么您必须在RCOMP_P_Q2_CH1_FGT_GXF与RCOMP_N_Q2_CH1_FGT_GXF管脚之间连接499-Ω电阻。
RCOMP_N_Q2_CH1_FGT_GXF
REFCLK_FHT[L,R]_CH[0,1]P 输入

F-tile FHT参考时钟输入管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

AC或DC耦合。时钟驱动器必须与DC耦合情况下的输入要求兼容。

如果没有使用这些管脚，那么要将它们连接到GND。
REFCLK_FHT[L,R]_CH[0,1]N
REFCLK_FGT[L,R]_Q[0,1,2,3]_RX_CH[0,1,2,3,4,5,6,7]P 输入

F-tile FGT参考时钟输入管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

AC或DC耦合。时钟驱动器必须与DC耦合情况下的输入要求兼容。

如果没有使用这些管脚，那么要将它们连接到GND。
REFCLK_FGT[L,R]_Q[0,1,2,3]_RX_CH[0,1,2,3,4,5,6,7]N
REFCLK_FGT[L,R]_Q[2,3]_CH[8,9]P 输入/输出

F-tile FGT参考时钟输入或者恢复时钟输出管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

AC或DC耦合。时钟驱动器必须与DC耦合输入情况下的输入要求兼容。

如果没有使用此tile，那么要将管脚连接到GND或者保持悬空。如果使用了此tile并且没有使用此管脚，那么将此管脚连接到GND。
REFCLK_FGT[L,R]_Q[2,3]_CH[8,9]N
FHT[L,R]_RX_CH[0,1,2,3]P 输入

F-tile FHT收发器输入管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

AC或DC耦合。

如果没有使用这些管脚，那么要将它们连接到GND。
FHT[L,R]_RX_CH[0,1,2,3]N
FHT[L,R]_TX_CH[0,1,2,3]P 输出

F-tile FHT收发器输出管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

 请将未使用的管脚悬空。
FHT[L,R]_TX_CH[0,1,2,3]N
FGT[L,R]_RX_Q[0,1,2,3]_CH[0,1,2,3]P 输入

F-tile FGT收发器输入管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

AC或DC耦合。

如果没有使用这些管脚，那么要将它们连接到GND。
FGT[L,R]_RX_Q[0,1,2,3]_CH[0,1,2,3]N
FGT[L,R]_TX_Q[0,1,2,3]_CH[0,1,2,3]P 输出

F-tile FHT收发器输出管脚。

关于受支持管脚的详细信息，请参考器件管脚说明(device pin-out)文件。

 请将未使用的管脚悬空。
FGT[L,R]_TX_Q[0,1,2,3]_CH[0,1,2,3]N
I_PIN_PERST_N_GXF 输入 一个PCIe case中的F-tile的外部复位。

PCIe case中的1.8-V LVCMOS复位输入。

在 PCIe* 适配卡实现中， 将 PCIe* 边缘连接器的此信号连接到每个F-tile PCIe* 复位输入管脚。使用电平转换器进行扇出并将 PCIe* 连接器的3.3-V开漏(open-drain) nPERST信号更改成在板级上使用的每个F-tile收发器的1.8-V输入。由于 PCIe* 连接器的nPERST信号是一个开漏信号，因此需要对此输入管脚提供一个1.8-V上拉电阻。您必须上拉适配卡上的3.3-V nPERST信号。您必须上拉适配卡上的3.3-V PCIe* nPERST信号。

如果没有使用F-tile，或者使用了F-tile单没有使用 PCI Express* ，那么要将此管脚连接到GND。

在一个复位管脚控制分叉模式下的多个 PCIe* IP的情况下，要确保在所有IP参考时钟稳定后将此信号置低为高电平。

ENB_GXF_FHT 输入 使能或禁止F-tile中的FHT支持。 如果使用FHT通道，那么要连接到VCCCLK_GXF；如果未使用FHT通道，那么要连接到GND。
APROBE_GXF_FGT[12A]_Q[0,2,3]_CH3 — — 让这些管脚悬空。
APROBE2_GXF_FGT[12A]_Q3_CH3 — — 让这些管脚悬空。
APROBE1_GXF_FHT[12A] — — 让这些管脚悬空。
APROBE2_GXF_FHT[12A] — — 让这些管脚悬空。
二级标题