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1.2.2. 专用配置/JTAG管脚
注： 英特尔建议您创建一个 英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。 英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。
| 管脚名称 | 管脚功能 | 管脚描述 | 连接指南 |
|---|---|---|---|
| TCK | 输入 | 位于Secure Device Manager (SDM) bank中的专用JTAG测试时钟输入管脚。 此管脚还可用于访问HPS JTAG链。有关详细信息，请参考HPS JTAG管脚。 此管脚支持1.8-V单端I/O标准。 此管脚有一个内部的20-kΩ上拉电阻。 对于JTAG分离模式，JTAG时钟速度为33 MHz。在JTAG分离模式下，SDM JTAG模式独立于HPS JTAG。 对于JTAG菊花链模式，JTAG时钟速度为22 MHz。在JTAG菊花链模式下， HPS DAP TAP与SDM mTAP以菊花链方式连接。 |
通过一个1-kΩ下拉电阻将此管脚连接到GND。 如果您打算使用验证和/或Black Key Provisioning (BKP)安全功能，那么就不要把此管脚连接到GND。使用一个10-kΩ上拉电阻将此管脚连接到VCCIO_SDM电源。 |
| TMS | 输入 | 位于SDM bank中的专用JTAG测试模式选择管脚。 此管脚还可用于访问HPS JTAG链。有关详细信息，请参考HPS JTAG管脚。 此管脚支持1.8-V单端I/O标准。 此管脚有一个内部的20-kΩ上拉电阻。 |
使用一个1-kΩ – 10-kΩ上拉电阻将此管脚连接到VCCIO_SDM电源。如果没有使用JTAG接口，那么使用一个1-kΩ电阻将TMS管脚连接到VCCIO_SDM电源。 |
| TDO | 输出 | 位于SDM bank中的专用JTAG测试数据输出管脚。 此管脚还可用于访问HPS JTAG链。有关详细信息，请参考HPS JTAG管脚。 此管脚支持1.8-V单端I/O标准。 |
如果没有使用JTAG接口，那么要断开TDO管脚。 |
| TDI | 输入 | 位于SDM bank中的专用JTAG测试数据输入管脚。 此管脚还可用于访问HPS JTAG链。有关详细信息，请参考HPS JTAG管脚。 此管脚支持1.8-V单端I/O标准。 此管脚有一个内部的20-kΩ上拉电阻。 |
使用一个1-kΩ – 10-kΩ上拉电阻将此管脚连接到VCCIO_SDM电源。如果没有使用JTAG接口，那么使用一个1-kΩ电阻将TDI管脚连接到VCCIO_SDM电源。 |
| nSTATUS | 输出 | 配置状态管脚。此管脚用于与驱动nCONFIG的配置主机同步并报告错误。 此管脚支持1.8-V单端I/O标准。 此管脚有一个内部的20-kΩ上拉电阻。 驱动强度为8 mA。
注意： 请确保在上电期间，没有外部组件驱低nSTATUS信号。
|
当您使用 Avalon® 流配置方案时，要将此管脚连接到配置主机。 对于其他配置方案，您可以使用此管脚来监控配置状态。 对于所有配置方案，此管脚必须通过一个10-kΩ电阻上拉到VCCIO_SDM。 |
| nCONFIG | 输入 | nCONFIG管脚用于清除器件并准备重新配置。 此管脚支持1.8-V单端I/O标准。 此管脚有一个内部的20-kΩ上拉电阻。 |
当您使用 Avalon® 流配置方案时，要将此管脚连接到配置主机。 当您使用其他配置方案时，要通过一个外部的10-KΩ上拉电阻将此管脚拉至VCCIO_SDM。通过驱低然后再驱高此管脚，此管脚可用于重新启动配置。您一定要遵循 英特尔® Agilex™ 配置用户指南和AN 886: 英特尔® Agilex™ SoC器件设计指南对nCONFIG操作所规定的所有要求。 |
| OSC_CLK_1 | 输入 | SDM PLL的参考时钟源。 此管脚用作器件配置和收发器校准的时钟。 此管脚支持1.8-V单端I/O标准。 此管脚有一个内部的20-kΩ上拉电阻。 |
如果您使用收发器，那么必须为此管脚提供一个外部时钟源。 如果您选择使用外部时钟源进行配置和/或例化您设计中的任何收发器，那么必须为此管脚提供一个25-MHz、100-MHz或者125-MHz自由运行的时钟源，并且当您编译设计时，要在 英特尔® Quartus® Prime软件中对其进行使能。 如果您使用内部振荡器进行配置并且在您的设计中不例化任何收发器，那么要保持此管脚是断开的。 |