仅对英特尔可见 — GUID： tce1554432156016
Ixiasoft
1.9. 英特尔® Agilex™ 器件系列管脚连接指南的注释
注： 英特尔建议您创建一个 英特尔® Quartus® Prime设计，输入您的器件I/O分配并编译设计。 英特尔® Quartus® Prime软件将会根据I/O分配和布局规则对管脚连接进行检查。这些规则因不同器件而异，这取决于器件密度、封装、I/O分配、电压分配以及其他未在本文档或器件手册中充分说明的因素。
英特尔提供这些指南仅作为建议。设计人员有责任将仿真结果应用到设计，从而验证设计的正常功能性。
- 使用 英特尔® FPGA Power and Thermal Calculator来确定VCC和其他电源的初步当前要求。使用 英特尔® Quartus® Prime Power Analyzer来确定此电源和其他电源的最准确的当前要求。
- 电源管脚不应该共享BGA的引出过孔(breakout vias)。BGA上的每个焊球需要有自身专用的引出过孔。VCC一定不要共享引出过孔。
- 对于AC耦合链接，AC耦合电容可置于通道上的任何位置。 PCI Express* ( PCIe* )协议要求将AC耦合电容置于接口的发送器侧，此接口支持稳压器的插拔。
- 低噪声开关稳压器 — 定义为开关稳压器电路封装在薄小型表面安装的封装，包含开关控制器、功率FET、感应器以及其它支持的组件。开关频率通常在800 kHz和1 MHz之间，并具有快速瞬态响应。开关频率范围并不是英特尔的要求。
- 没有专用的PR_REQUEST、PR_ERROR和PR_DONE管脚。如果需要，您可以使用用户I/O管脚来实现这些功能。
- 器件方向为芯片视图(芯片的底部视图)。
- GPIO bank中的所有I/O管脚在器件上电(VCC完全上电后)和配置期间都配置成三态(tri-stated)，并且使能了弱上拉。在器件断电期间，当VCCIO_PIO和VCC电源轨断电时，在GND和VCCIO_PIO电压电平之间测量I/O管脚信号。所有有效的数据传输都应该在器件进入用户模式后才开始。
- 在器件上电和断电期间，所有的专用配置/JTAG、SDM和SDM可选信号管脚都处于未确定的状态。 在器件配置期间，SDM管脚中的所有I/O都按照 英特尔® Agilex™ 通用I/O和LVDS SERDES用户指南中的定义进行配置。
- 在器件上电和断电期间，HPS bank中的所有I/O管脚都处于未确定的状态。HPS管脚中的所有I/O在器件上电之后和HPS或器件配置期间都配置成Schmitt触发器输入，并使能了20-kΩ弱上拉电阻。所有的HPS数据传输都应该在器件完全上电后开始。
- 所有GPIO、HPS和SDM I/O管脚的输入信号在上电和断电期间的任意时刻都不应超过I/O管脚所在的bank的I/O缓冲器电源轨。如果您使用1.5V VCCIO_PIO的GPIO bank中的一个管脚，那么此管脚电压不得超过VCCIO_PIO轨或1.2V，以较低者为准。