仅对英特尔可见 — GUID: dip1471976262822
Ixiasoft
1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
仅对英特尔可见 — GUID: dip1471976262822
Ixiasoft
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
PR实现需要附加的约束条件,以标识设计和器件的可重配置分区。这些限制严重影响了Compiler的时序收敛能力。通过逐步实现每个约束,运行Compiler,然后验证时序收敛,可以避免时序收敛问题,也可以更容易地纠正时序收敛问题。
注: 与平面设计相比,PR设计需要更严格的布局。PR设计的总体密度和性能可能低于等效的平面设计。
以下步骤描述了逐步开发PR设计的要求:
- 对每个PR分区使用最复杂的角色实现基本修订版。这一初步实现必须包括完整的设计,其中包括所有外围条件约束和顶级.sdc时序约束。在此实现中不要包括PR区域的任何的Logic Lock区域约束。
- 通过在Design Partitions Window中将区域Type选项设置成Default来对所有PR分区创建分区。
- 寄存每个分区的边界,以确保有足够的时序裕量。
- 使用Timing Analyzer来验证成功的时序收敛。
- 确保在全局网络上驱动所有需要的信号。在Fitter (Assignments > Settings > Compiler Settings > Advanced Settings (Fitter))中禁止Auto Global Clock选项,以避免提升非全局信号。
- 对每个分区创建Logic Lock core-only布局区域。
- 使用Logic Lock约束重新编译基本修订版,然后验证时序收敛。
- 为每个Logic Lock区域使能Reserved选项,以确保布局区域内PR分区的专有布局。使能Reserved选项可避免在PR分区的布局区域中布局静态区域逻辑。
- 使用Reserved约束重新编译基本修订版,然后验证时序收敛。
- 在Design Partitions Window中,将每个PR分区的Type指定为Reconfigurable。此assignment确保了Compiler对PR分区的每个接口都添加了wire LUT,并对部分重配置执行其他编译检查。
- 使用Reconfigurable约束重新编译基本修订版,然后验证时序收敛。现在,您可以导出顶层分区,以在不同角色的PR实现编译中重用。