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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
Partial Reconfiguration Region Controller Intel® FPGA IP通过 Freeze Control模块提供一个标准接口,用于控制与PR区域的握手。 PR握手可确保PR区域传输在接口冻结之前完成。
图 56. 部分重配置区域控制器IP内核
IP组件 | 描述 |
---|---|
Freeze Control and Status Register | 冻结状态寄存器,生成freeze输出信号。 |
Freeze Control Block | 执行PR握手和复位PR区域。 |
Conduit Splitter | 将控制器的freeze信号连接到一个或多个Freeze Bridge组件。接收来自Freeze Control Block的freeze信号,将freeze输入信号分配给一个或多个freeze输出信号。 |
Conduit Merger | 将来自一个或多个Freeze Bridge组件的illegal_request信号连接到PR Region Controller。 illegal_request是一个来自Freeze Bridge的单比特(single-bit)输出信号。Conduit Merger将来自多个Freeze Bridge的单比特信号连接到一条多比特(multi-bit)总线。Conduit Merger然后将此总线连接到Freeze Control Block。 |