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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.5.8. 规划时钟和其他全局布线
在规划时钟和其他全局布线时,有一些特殊的PR考虑因素。对于 Intel® Agilex™ 和 Intel® Stratix® 10设计,您可以将低偏斜网络(全局)用于时钟或复位。
在基本修订版本编译期间,您必须将PR角色需要的所有全局信号布线到PR区域中的目标。对于时钟信号,此目标是寄存器或其他同步单元和进入时钟输入的信号。对于复位,目标应该被馈送到相应的输入中。
此要求的出现是因为PR仅重配置低偏斜网络的最后一部分。如果在基本编译期间没有布线网络的根部分和中间部分,那么不能将此版本用于PR。
考虑一个包含PR区域的超集信号的示例,此PR区域包括:
- 三个时钟—clk_1、clk_2和clk_3。
- 两个复位—rst_1和rst_2。
- 基本PR角色—仅使用clk_1、clk_2和rst_1。
- 其他角色—仅使用clk_3和rst_2。
在此示例中,对于"unused" clk_3和rst_2,基本角色必须要有一个正确的目标。您可以通过在基本PR角色中使用(*no prune*)指令驱动单个寄存器,使用clk_3和使用rst_2进行复位来实现此操作。
省略这些目标会导致PR实现第二角色的编译过程中出错。