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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.14. 对PR设计导出与版本兼容的编译数据库
通过使用版本兼容的数据库,您可以将PR设计的基本修订版导入到更高版本的 Intel® Quartus® Prime软件中,然后在更高版本的软件中编译PR修订版,而无需重新编译静态区域。
当要使用更高版本的 Intel® Quartus® Prime软件编译和生成PR实现修订版的比特流时,此技术很有用。配置比特流不是版本兼容的,您必须从相同版本的 Intel® Quartus® Prime软件生成所有的比特流。
将基本修订版移植到更高版本的 Intel® Quartus® Prime软件后,生成的比特流仅与使用相同的 Intel® Quartus® Prime软件版本的PR实现编译的比特流兼容。这样的比特流与早期版本的 Intel® Quartus® Prime软件的PR比特流不兼容。
注: Intel® Quartus® Prime Pro Edition软件19.1版本支持以下软件版本和器件的PR设计的版本兼容的数据库:
Intel® Quartus® Prime Pro Edition软件导出版本 | Intel® Quartus® Prime Pro Edition软件导入版本 | Intel® Stratix® 10和 Intel® Agilex™ 器件 | Intel® Arria® 10和 Intel® Cyclone® 10 GX器件 |
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18.0 | 19.1 | 不支持 | 支持所有器件 |
18.1 | 19.1 |
|
支持所有器件 |
以下部分介绍了版本兼容的数据库生成流程和步骤。