仅对英特尔可见 — GUID: smq1491340852383
Ixiasoft
仅对英特尔可见 — GUID: smq1491340852383
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2.3.5. 端口
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
nreset |
1 | Input |
PR Controller IP core的异步复位。在部分重配置期间对PR Controller IP core进行复位将启动抽出程序(withdrawal sequence)。 |
clk |
1 | Input |
PR Controller IP core的用户输入时钟。IP core的最大时钟频率为100MHz。 IP core在JTAG调试操作期间会忽略此信号。 |
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
freeze |
1 | Output |
高电平有效信号,冻结任何正在进行部分重配置的区域的PR接口信号。此信号置低表示PR操作结束。 使用Partial Reconfiguration Region Controller IP,而不是Partial Reconfiguration Controller IP freeze信号。 |
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
pr_start |
1 | Input |
此端口上一个0到1的跳变会启动一个PR事件。您必须将此信号置为高电平至少一个时钟周期,并在PR操作结束之前将其置为低电平。此操作可确保当freeze信号为低电平时PR Controller IP core已准备好接受下一个pr_start触发事件。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
data[] |
1, 8, 16, or 32 | Input |
可选的输入PR数据总线宽度,x1,x8,x16或者x32。 一旦触发PR事件,只要data_valid信号为高电平和data_ready信号为高电平,PR事件就与clk信号的上升沿同步。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
data_valid |
1 | Input |
此端口上一个从0到1的跳变表明data[]端口包含有效数据。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
data_ready |
1 | Output |
此端口上的一个从0到1的跳变表明PR Controller IP core准备好读取data[]端口上的有效数据(当data_valid信号置为高电平时)。如果此端口为低电平,那么数据发送器必须停止发送有效数据。 此信号在JTAG调试操作期间置为低电平。 |
status[2..0] |
1 | Output |
一个3-bit输出,表示PR事件的状态。当IP检测到一个错误(PR_ERROR,CRC_ERROR或者不兼容的比特流错误)时,此信号锁存为高电平。当pr_start为高电平,freeze为低电平时,此信号仅在下一个PR事件的开始时复位。例如: 3’b000 – power-up or nreset asserts 3’b001 – PR_ERROR triggers 3’b010 – CRC_ERROR triggers 3’b011 – Incompatible bitstream error detection 3’b100 – PR operation in progress 3’b101 – PR operation passes 3'b110 – Reserved bit 3'b111 – Reserved bit |
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
avmm_slave_address |
4 | Input |
Avalon® -MM地址总线。地址总线以Word寻址为单位: PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
avmm_slave_read | 1 | Input |
Avalon® -MM读控制。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
avmm_slave_readdata | 32 | Output |
Avalon® -MM读数据总线。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
avmm_slave_write | 1 | Input |
Avalon® -MM写控制。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
avmm_slave_writedata | 32 | Input |
Avalon® -MM写数据总线。 PR Controller IP core在JTAG调试操作期间会忽略此信号。 |
avmm_slave_waitrequest | 1 | Output |
表明IP繁忙。也表明IP core不能对读或写请求进行响应。 IP core在JTAG调试操作期间会拉高此信号。 |
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
irq |
1 | Output |
中断信号。 |
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
crc_error_pin |
1 | Input |
当使用PR Controller IP core作为一个External Host时可用。将此端口连接到正在进行部分重配置的FPGA的专用CRC_ERROR管脚。 |
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
pr_ready_pin |
1 | Input |
将此端口连接到正在进行部分重配置的FPGA的专用PR_READY管脚。 |
pr_error_pin |
1 | Input |
将此端口连接到正在进行部分重配置的FPGA的专用PR_ERROR管脚。 |
pr_done_pin |
1 | Input |
将此端口连接到正在进行部分重配置的FPGA的专用PR_DONE管脚。 |
pr_request_pin |
1 | Output |
将此端口连接到正在进行部分重配置的FPGA的专用PR_REQUEST管脚。 |
pr_clk_pin |
1 | Output |
将此端口连接到正在进行部分重配置的FPGA的专用DCLK。 |
pr_data_pin[31..0] |
16|32 | Output |
将此端口连接到正在进行部分重配置的FPGA的专用DATA[31..0]管脚。 |