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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.5.6. 复位PR区域寄存器
在部分重配置PR区域后,PR区域寄存器的状态将变得不确定。通过对PR区域应用复位序列,使PR区域中的寄存器进入已知状态。此复位可确保系统符合您的规范。如果数据路径最终在有限的周期内消失,只需复位PR区域的控制路径。在适用情况下,使用高电平有效的本地复位代替低电平有效的复位。此技术使您可以借助边界端口导线LUT自动将PR区域保持在复位状态。
PR复位类型 | 高电平有效同步复位 | 高电平有效异步复位 | 低电平有效同步复位 | 低电平有效异步复位 |
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On local signal |
Yes | Yes | Yes | Yes |
On global signal |
|
Yes |
|
Yes |