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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.7.1. 参数
Avalon-ST Partial Reconfiguration Freeze Bridge IP core支持以下参数的自定义。
图 69. 参数编辑器(Parameter Editor)
参数 | 值 | 说明 |
---|---|---|
PR region Interface Type | Avalon-ST Source/Avalon-ST Sink | 指定PR区域与freeze bridge接口连接的接口类型。 |
Enable Freeze port from PR region | On/Off | 使冻结端口能够将每个PR区域的所有输出冻结为已知的恒定值。冻结可防止静态区域中的信号接收器在部分重配置过程中接收到不确定的信号。 |
Select Yes or No to enable or disable interface ports | Yes/No | 使能或者禁用特定可选的Freeze Bridge接口端口。 |
Channel width | <1-128> | 指定通道信号的宽度。 |
Error width | <1-256> | 指定错误信号的宽度。 |
Data bits per symbol | <1-512> | 指定每个符号的比特数。 |
Symbols per beat | <1-512> | 指定在每个有效时钟周期上传输的符号数。 |
Error descriptors | <text> | 指定一个或多个字符串来描述连接到source接口的sink接口上错误端口每个比特的错误情况。单击加号或减号按钮以添加或删除描述符。 |
Max channel number | <0-255> | 指定输出通道的最大数量 |
Ready latency | <0-8> | 指定连接到sink接口的source接口期望的ready延迟。ready延迟是从ready置位到驱动有效数据之间的周期数。 |