Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

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ID 683834
日期 5/11/2020
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1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

1.15. 创建一个部分重配置设计修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2020.05.11 20.1
  • 修改了 Intel® Cyclone® 10 GX和 Intel® Arria® 10器件的PR比特流兼容性检查步骤。
2020.04.13 20.1
  • 更新了"部分重配置比特流兼容性检查"主题中的要求。
  • 在"部分重配置设计时序分析"主题中添加了关于时间借用的注释。
  • 增添了注释，指示HPR设计不支持PR安全性比特流验证。
2019.11.18 19.3.0
  • 将标题"Migrating PR Regions to a Later Software Version"更改成"Exporting a Version-Compatible Compilation Database for a PR Design"，通用化示例，删除了INI要求。
2019.09.30 19.3.0
  • 增添了对 Intel® Cyclone® 10 GX和 Intel® Agilex™ PR设计的编译支持。
  • 将IP名称从"Partial Reconfiguration Controller Intel Stratix 10 FPGA IP"更新成"Partial Reconfiguration Controller Intel FPGA IP"以包含 Intel® Agilex™ 设计。
  • 为清楚起见，更新了"Clock Gating"的措辞。
  • 在Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP "Parameters"主题中添加了关于支持增强解压缩的注释。
2019.06.10 19.1.0
  • 在“部分重配置设计指南”中添加了有关PRESERVE_FANOUT_FREE_NODE综合的详细信息。
2019.04.22 19.1.0
  • 表示对Intel Cyclone GX器件支持POF生成。
  • 更正了"PR Migration Flow"中的代码示例。
2019.04.01 19.1.0
  • 描述了将PR设计的静态区域移植到更高版本的 Intel® Quartus® Prime软件。
  • 描述了新的"PR比特流安全性验证"特性。
  • 描述了从output_files自动导出到工程目录的新位置。
2018.12.30 18.1.1
  • 描述了"部分重配置比特流兼容性检查"和PR区域限制。
2018.10.24 18.1.0
  • 增添了"PR File Management"主题。
  • 更新了“部分重配置设计准则”中的第一条准则。
2018.09.24 18.1.0
  • 在“导出设计分区”中描述了自动.qdb分区导出。
  • 在“步骤6：为角色创建修订版”中添加了有关所需assignment的详细信息。
  • 删除了对布局快照的引用。仅支持综合的快照和最终快照。
  • 更正了Design Partition Settings表中Entity Re-binding选项的描述。
  • 添加了用于创建修订版的命令行说明。
  • 陈述了对 Intel® Cyclone® 10 GX器件的PR编译流程支持。
  • 将Partial Reconfiguration Controller Intel® Arria® 10 FPGA IP名称更新成Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP。
  • 增添了"查看行时钟区域边界"。
  • 增添了"规划时钟和其他全局布线"。
2018.07.18 18.0.0
  • 更正了Simulation of PR Persona Switching图中的信号。
2018.06.18 18.0.0
  • 更正了Running Timing Analysis on Aggregate Revisions中的语法错误，并增添了注释。
2018.05.29 18.0.0
  • 添加了对“ |”的描述，在Design Partitions Window中标识根分区层次结构路径。
  • 明确了Running Timing Analysis on Aggregate Revisions中的.qsf assignment。
2018.05.07 18.0.0
  • 增添了新的Partial Reconfiguration External Configuration Controller Intel® Stratix® 10 FPGA IP的描述。
  • 删除了过时的synthesis-only修订版和相应角色的描述。替换为最新的简化流程说明。
  • 更新了Partial Reconfiguration Controller Intel® Arria® 10 FPGA IP和Partial Reconfiguration Controller Intel® Stratix® 10 FPGA IP的名称。
  • 增添了Design Partition Settings主题。
  • 增添了Evaluating PR Partition Initial Conditions主题。
  • 增添了Avoiding PR Programming Errors主题。
  • 描述了qcrypt不兼容性，Enable比特流兼容性检查和解决方法。
  • 作为章节添加在Partial Reconfiguration User Guide中。
  • 更新了Running Timing Analysis on Aggregate Revisions主题中的命令行语法。
  • 删除了过时的HPR流程脚本信息，链接到AN826: Hierarchical Partial Reconfiguration Tutorial for Intel Stratix 10 GX FPGA Development Board
  • 添加了关于在 Intel® Stratix® 10设计中使用SEU检测时出现PR错误后的恢复注释。
2017.11.06 17.1.0
  • 增添了对 Intel® Stratix® 10器件的部分重配置支持。
  • 在术语表中添加了 Intel® Stratix® 10 Partial Reconfiguration Controller IP，SUPR，HPR和SDM的描述。
  • 更新了最新 Intel® 命名和软件用户接口。
2017.05.08 17.0.0
  • 添加了关于Hierarchical Partial Reconfiguration的信息。
  • 增添了新主题Partial Reconfiguration Simulation and Verification。
  • 增添了新主题'Run Timing Analysis on a Design with Multiple PR Partitions'。
  • 更新了Freeze Logic for PR Regions。
  • 增添了新主题Debugging Using Signal Tap Logic Analyzer。
  • 其他次要更新。
10.31.2016 16.1.0
  • 首次发布。
二级标题