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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
当freeze输入信号为高电平时, Avalon® -ST Freeze Bridge组件冻结PR区域Avalon-ST接口。 Avalon® -ST Freeze Bridge IP确保在冻结连接的接口之前完成所有传输。建议连接到一个PR区域的每个Avalon-ST接口使用Freeze Bridge IP的一个实例。
图 66. Avalon® -ST部分重配置冻结桥接
接口类型 | 行为 |
---|---|
Source interface in the PR region with packet transfer (old or new persona) |
|
Source interface in the PR region without packet transfer (old or new persona) | 当freeze信号为高电平时,Freeze Bridge不发送传输到静态区域。Freeze Bridge保持空闲状态,直到桥接退出冻结状态。 |
Source interface in the PR region with max_channel > 1 (old or new persona) | 当多个通道传送未完成的传输时,Freeze Bridge跟踪channel值以确保不同通道的所有数据包传输都会通过在冻结状态期间置位endofpacket结束。 |
Source interface in the PR region with ready_latency > 0 (old or new persona) | 当Freeze Bridge驱动endofpacket,valid或者channel输出到静态区域时,Freeze Bridge读取ready_latency值。ready_latency值定义sink组件准备好数据时的实际时钟周期。 |
图 67. 冻结期间源桥接处理未完成的数据包
图 68. PR Freeze Bridge置位有效信号以结束数据包传输
接口类型 | 行为 |
---|---|
Sink interface in PR region | 对于包含数据包传送的传输,当freeze信号变为高电平时,Freeze Bridge保持ready信号高电平到静态区域源,直到所有未完成的传输完成为止。 对于不包含数据包传送的传输,当freeze信号变为高电平时,Freeze Bridge在冻结期间保持ready信号低电平。 illegal_request信号置高表明当前传输是一个错误。illegal_request信号为高电平之后,配置设计以停止发送传输到PR区域。 |
Sink interface in PR region with ready_latency > 0 | 当Freeze Bridge驱动endofpacket,valid或者channel输出到PR区域时,Freeze Bridge必须观察ready_latency值。ready_latency值定义sink组件准备好数据时的实际时钟周期。 |