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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.3.3. 中断接口(Interrupt Interface)
如果使能 Avalon® Memory Mapped Slave接口,那么可以使用Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP的可选的中断接口。
IP core在以下事件中置位irq:
状态码 | 事件 |
---|---|
3'b001 | 出现了PR_ERROR。 |
3'b010 | 出现了CRC_ERROR。 |
3'b011 | IP core检测到不兼容的比特流。 |
3'b101 | 成功的PR操作的结果。 |
irq置位后,master执行以下一项或多项操作:
- 查询PR IP core的状态;PR_CSR[4:2]。
- 执行一些操作,例如错误报告。
- 一旦执行中断,通过将一个"1"写入到PR_CSR[5]来清除中断。