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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.5.3. 评估PR区域初始条件
PR区域中意外的初始条件可能会导致在部分重配置期间出错。您的设计可能包括意想不到的初始条件,尤其是当您移植的设计原本不打算进行部分重配置时。 Intel® Quartus® Prime Pro Edition软件会报告PR分区中的所有初始条件,以便进行综合评估。
在实现分区上运行综合后,您可以查看该分区的Registers with Explicit Power-Up Settings报告来识别,定位和更正任何意外的初始条件。Messages窗口还会在综合处理期间生成有关任何初始条件的警告或错误消息。在评估了初始条件之后,您可以确定此条件对于设计功能是否正确,或者可以更改设计以消除对与部分重配置不兼容的初始条件的依赖。
图 11. Registers with Explicit Power-Up Settings报告