Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

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ID 683834
日期 5/11/2020
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1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

2.3.4. 参数

Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP支持以下参数的自定义。

表 20.  参数设置

参数

值

描述
Use as partial reconfiguration internal host On|Off

使控制器能够用作一个内部主机(internal host)。使能此选项会自动例化prblock和crcblock WYSIWYG，作为设计的一部分。禁用此选项，使控制器用作一个外部主机(external host)。将其他接口信号连接到专用的部分重配置管脚。

Enable JTAG debug mode On|Off

通过 Intel® Quartus® Prime Programmer使能对控制器的访问，通过JTAG接口进行部分重配置。

Enable Avalon® -MM slave interface On|Off 使能控制器的 Avalon® -MM从接口。当此设计关闭时，IP控制器使能管道接口。
Enable interrupt interface On|Off 使能中断置位，用于不兼容比特流的检测，CRC_ERROR，PR_ERROR或者成功的部分重配置。中断时，查询PR_CSR[4:2]来了解状态。将1写入到PR_CSR[5]来清除中断。仅同 Avalon® -MM从接口一起使用。
Enable freeze interface On|Off

使能控制器的single-bit freeze接口。此接口识别设计中的进行部分重配置操作的区域是活动的还是冻结的。将此接口保持在关闭状态，使用Partial Reconfiguration Region Controller IP中的freeze interface。

Enable bitstream compatibility check On|Off

使能在从外部主机进行部分重配置操作期间的比特流兼容性检查。当通过内部主机使用部分重配置时，将自动使能比特流兼容性检查。如果使能此选项以通过外部主机进行部分重配置，那么需指定部分重配置比特流ID值。
PR bitstream ID <32-bit integer>

指定外部主机的部分重配置比特流ID的带符号的32-bit整数值。此值必须与Compiler为目标部分重配置设计生成的部分重配置比特流ID匹配。在Assembler报告(.asm.rpt)中找到目标部分重配置设计的部分重配置比特流ID。

Input data width 1|8|16|32

以比特为单位指定控制器的数据管道接口的大小。请参考错误检测CRC要求。

Clock-to-data ratio 1|4|8

指定与部分重配置比特流数据类型相对应的时钟与数据的比率。请参考Valid combinations and CD Ratio for Bitstream Encryption and Compression Table。

Divide error detection frequency by 1..256

指定内部时钟的分频值。此值决定了错误检测CRC的频率。分频值必须是2的幂。请参考器件文档来确定所选器件的内部时钟频率。请参考错误检测CRC要求。

Enable enhanced decompression On|Off

使能部分重配置比特流的增强解压缩。

注： 您不能同时使用增强解压缩和加密。增强解压缩仅适用于Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP。
表 21.  高级设置

参数

值

描述
Auto-instantiate partial reconfiguration control block On|Off

在控制器中自动包括部分重配置控制模块。将控制器用作内部主机时，请禁用此选项以与其他IP core共享部分重配置模块。确切地说，手动例化部分重配置控制模块，并将相关信号连接到控制器。
Auto-instantiate CRC block On|Off 自动将CRC模块包含在控制器中。除非您打算在同一PR设计中使用单事件翻转 (SEU) IP，否则请保持此选项为启用状态。如果禁用此选项，那么对于到手动例化的外部CRC模块的手动连接，IP generation将导出crc_error_pin。如果禁用此选项，然后随后使导出的crc_error_pin悬空，那么由于意外的crc_error_pin使PR操作无法确定。
Generate timing constraints file On|Off

自动生成一个相应的Synopsys Design Constraints (.sdc)文件来约束控制器的时序。当在另一个文件中提供时序约束时，请禁用此选项。

图 46.  Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP Parameter Editor

本章节内容
错误检测CRC要求

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