仅对英特尔可见 — GUID: pvv1499416508039
Ixiasoft
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
仅对英特尔可见 — GUID: pvv1499416508039
Ixiasoft
2.8. 真双端口双时钟仿真器
真双端口(TDP)双时钟仿真器功能对TDP双时钟模式进行仿真。此功能向后兼容 Intel® Arria® 10器件(支持TDP双时钟模式)。
仅在以下条件下支持此功能:
- 两个读/写端口操作模式。
- 定制A和B端口时钟模式的时钟。
TDP双时钟仿真器由两个DCFIFO和一个RAM模块组成。DCFIFO处理控制信号的时钟域交叉(CDC)问题,DCFIFO也是临时缓存,在数据被RAM模块处理前或者处理后用于存储数据。
由于不同时钟频率导致的非确定性延迟,采用valid信号以识别输出数据是否有效。当valid信号置位时 ,表示您应该遵守正确的输出数据。如果valid信号被置低,则丢弃输出数据。
信号 | Intel® Arria® 10 TDP双时钟模式 | Intel® Stratix® 10仿真TDP双时钟模式 |
---|---|---|
clocken | 支持 | 支持 |
rden | 支持 | 支持 |
wren | 支持 | 支持 |
aclr | 支持 | — |
sclr | — | — |
byteena | 支持 | — |
与端口A的时钟连接必须是慢速时钟(时钟A),与端口B的时钟连接必须是快速时钟(时钟B),时钟A除以时钟B的时钟频率比大于或等于七。
当您使用TDP双时钟仿真器功能时,端口A和端口B将会有不同的延迟。端口A的延迟随着两个时钟频率之间的差异的增加而减小,最小延迟为五个时钟周期。端口B延迟固定为两个时钟周期,输出寄存器对此配置始终是使能的。
下图显示了TDP双时钟仿真器功能的时序图。
图 14. 端口A的输出情况
图 15. 端口B的输出情况
图 16. 端口A的Read-During-Write情况
图 17. 端口B的Read-During-Write情况