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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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2.3. 异步清零和同步清零
Intel® Stratix® 10 M20K和MLAB嵌入式存储器模块支持输出锁存器和输出寄存器上的异步清零和同步清零。
如果RAM不使用输出寄存器,那么将使用锁存异步清零(aclr)对RAM输出进行清零。此信号(aclr)是随时生成的。内部逻辑扩展清零脉冲直到输出时钟的下一个上升沿。当aclr信号置位时,输出被清零,并保持清零状态,直到下一个读周期。
对于同步清零(sclr)信号,当(sclr)信号置位时,RAM输出将在输出时钟的下一个上升沿清零。,输出将保持清零,直到下一个读周期。
注: aclr和sclr信号必须分别用于每个RAM配置。
图 5. 寄存模式下的异步清零和同步清零的行为
图 6. 未寄存模式下异步清零和同步清零的行为