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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.2.1.2. eSRAM使用模型
FPGA配置后,eSRAM配置被认为是静态的。eSRAM进入用户模式后不能对其进行重配置。
所有8个存储器通道都有一个连接到一组共享的3个架构扇区的接口。fitter选择哪个扇区连接内核逻辑,因为不是所有的扇区都用于每个eSRAM。
参考时钟(refclk)仅支持LVDS标准。当设置一个实例分配时,要对refclk使用正确的标准。必须设置实例分配以对refclk使用正确的标准。
set_instance_assignment -name IO_STANDARD LVDS -to refclk
图 28. 与内核逻辑连接的eSRAM接口
最多有17个地址比特。地址比特[10:0]为11个比特,用于一个bank中的2K 入口。地址比特[16:11]为6个比特,用于一个通道中的某个bank。由于一个通道中只有42 个bank,因此可以使用的阈值地址为[16:11] = 6'b101001 (相对于0th Bank的41st bank)。
注: 当在用户模式中时不能复位eSRAM位,因此没有复位要求。
构成eSRAM的8个存储器通道中的每个通道都能够对未使用的bank进行断电。您负责在eSRAM Intel® FPGA IP core中选择所需的容量, 因为默认情况下未使用的bank会被断电。