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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.14. 嵌入式存储器ECC功能指南
Intel® Stratix® 10 FIFO Intel® FPGA IP核支持M20K存储器模块的嵌入式存储器ECC。 Intel® Stratix® 10 器件中的内置ECC功能可执行:
- 单错误检测和纠正
- 双相邻错误检测和纠正
- 三相邻错误检测
通过在FIFO Intel® FPGA IP GUI中使能enable_ecc参数开启FIFO Embedded ECC功能。
注: 嵌入式存储器ECC功能仅适用于M20K存储块类型。
注: 嵌入式存储器ECC支持可变的数据宽度。ECC使能后,RAM将多个32 (width) x 512 (depth)配置的M20K模块组合在一起来完成例化。未使用的数据宽度将内部连接到VCC 。
注: 在混合宽度模式中不支持嵌入式存储器ECC功能。
图 45. FIFO Intel® FPGA IP GUI中的ECC选项
使能ECC功能时,在已生成的FIFO实体中将创建一个2-bit宽纠错状态端口(eccstatus[1:0])。这些状态比特指示从存储器读取的数据是否带有已纠正的单一比特错误,无纠正的的致命错误,或是无错误比特。
- 00: 无错误
- 01: 非法
- 10:出现了一个可纠正错误,并且已在输出上纠正了此错误;但是,存储器阵列尚未更新。
- 11:出现一个不可纠正错误,并且不可纠正数据出现在输出上。