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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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3.1. 考虑存储器模块选择
Intel® Quartus® Prime软件根据用户存储器设计的速度与大小,来自动划分实现时存储器模块的数量与配置方式。 例如,为提高设计性能, Intel® Quartus® Prime软件可能将由1块RAM实现的存储器设计,扩展为由多块RAM来实现。
如果要动对存储器手动分配一个指定模块大小,则可使用on-chip memory IP core的参数编辑器。
对于MLAB,您可以使用 Intel® Quartus® Prime软件通过仿真来实现single-port SRAM。仿真可最小化逻辑资源的额外使用。
由于MLAB的双重用途体系结构,模块只有数据输入寄存器,输出寄存器和写地址寄存器。MLAB从ALM获得读地址寄存器。
注:
- 对于 Intel® Stratix® 10器件,Resource Property Editor和Timing Analyzer将M20K模块的位置报告为EC_X<number>_Y<number>_N<number>,尽管所允许的分配位置为M20K_X<number>_Y<number>_N<number>。Embedded Cell (EC)是M20K模块的子位置。
- 当在RAM IP core的参数编辑器中选择时钟使能端口连接的AUTO存储器模块类型时,fitter将始终选择M20K,而不是选择MLAB。