仅对英特尔可见 — GUID: leb1471520418770
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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.4. SCFIFO ALMOST_EMPTY功能时序
在SCFIFO中,仅当usedw小于您设置的almost_empty_value时,才置位almost_empty。almost_empty信号不考虑输出上的数据准备情况。当almost_empty_value设置得太低时,可能会看到SCFIFO置位empty信号,而没有置位almost_emtpy信号。
图 34. 未置位 almost_empty信号的情况下置位empty信号的实例
此实例中,almost_empty_value的值为1,意味着当usedw为0时almost_empty将置位。接收到读请求之前,FIFO中有三个字。第一次读取之后,wrreq置位,并且rdreq信号保持高电平。usedw保持为2。下一个周期中,wrreq解除置位,但出现另一个rdreq。usedw减小到1,almost_emtpy信号保持低电平。然而,由于写延迟,导致写数据尚未写入FIFO中。empty信号置位表明FIFO已空。