Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
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4.2.1.1. eSRAM规范

下表汇总了eSRAM Intel® FPGA IP core的规范。
表 27.  eSRAM规范
特性 详情 描述
时钟频率6

-1

-2

-3

200 MHz - 750 MHz

200 MHz - 640 MHz

200 MHz - 500 MHz 7
Bank Capacity

without ECC

with ECC

144 Kb

128 Kb

每个bank为(2048) 2K x 72 bits

每个通道的bank数

42

通道容量

without ECC

with ECC

5.90625 Mb

5.25 Mb

每个eSRAM的通道数

8

eSRAM容量

without ECC

with ECC

47.25 Mb

42 Mb

接口数据宽度

without ECC

with ECC

x72

最大宽度
读延迟8

Normal

Low Power

10 +2 9

11 + 2 9

不管ECC使能与否,这些延迟都是固定的。

写延迟 0 +110 对于发送到eSRAM的写命令有一个零周期延迟。
Power (per eSRAM system)

Industrial

Extended

1.15 W - 1.5 W

2.28 W - 3.31 W

Low Power模式到Normal模式。

6 eSRAM的输入时钟源一定不要超过20 ps peak-to-peak或者1.42 ps RMS at 1e-12 BER, 1.22 ps at 1e-16 BER。
7 在Speed Grade 3器件中,以下时钟频率范围是不支持的:
  • 466.51 MHz - 499.99 MHz
  • 233.26 MHz - 249.99 MHz
8 读延迟的测量是从接口上出现的读命令到返回的有效读数据。
9 读延迟+2是因为需要与eSRAM接口连接的寄存器来满足布线和时序要求。
10 读延迟+1是因为需要与eSRAM接口连接的寄存器来满足布线和时序要求。