Intel® Stratix® 10嵌入式存储器用户指南

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ID 683423
日期 11/19/2019
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1. Intel® Stratix® 10嵌入式存储器概述 2. Intel® Stratix® 10嵌入式存储器体系结构和特性 3. Intel® Stratix® 10嵌入式存储器设计考量 4. Intel® Stratix® 10嵌入式存储器IP内核参考 5. Intel Stratix 10嵌入式存储器设计实例 6. Intel® Stratix® 10嵌入式存储器用户指南归档 7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史
1. Intel® Stratix® 10嵌入式存储器概述 x
1.1. Intel® Stratix® 10嵌入式存储器特性 1.2. Intel® Stratix® 10嵌入式存储器性能
2. Intel® Stratix® 10嵌入式存储器体系结构和特性 x
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Force-to-Zero 2.6. Coherent（一致性）读存储器 2.7. 冻结逻辑(Freeze logic) 2.8. 真双端口双时钟仿真器 2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核 2.10. Intel® Stratix® 10嵌入式存储器时钟模式 2.11. Intel® Stratix® 10嵌入式存储器配置 2.12. 读和写地址寄存器的初始值
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.6. Coherent（一致性）读存储器 x
2.6.1. 转发逻辑(Forwarding Logic)
2.10. Intel® Stratix® 10嵌入式存储器时钟模式 x
2.10.1. 单一时钟模式(Single Clock Mode) 2.10.2. 读/写时钟模式(Read/Write Clock Mode) 2.10.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.10.4. 时钟模式下的异步/同步清零 2.10.5. 同步读/写中的输出读数据 2.10.6. 时钟模式的独立时钟使能
2.11. Intel® Stratix® 10嵌入式存储器配置 x
2.11.1. 混合宽度端口配置
3. Intel® Stratix® 10嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Stratix® 10嵌入式存储器IP内核参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP core 4.2. eSRAM Intel® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. FIFO2 Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP core x
4.1.1. RAM: 1-PORT Intel® FPGA IP参数 4.1.2. RAM: 2-PORT Intel® FPGA IP参数 4.1.3. RAM: 4-PORT Intel® FPGA IP参数 4.1.4. ROM: 1-PORT Intel® FPGA IP参数 4.1.5. ROM: 2-PORT Intel® FPGA IP参数 4.1.6. RAM和ROM接口信号 4.1.7. 手动更改参数设置
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® FPGA IP x
4.2.1. eSRAM系统特性 4.2.2. eSRAM Intel® FPGA IP 参数 4.2.3. eSRAM Intel® FPGA IP 接口信号 4.2.4. eSRAM Intel® FPGA IP仿真演练 4.2.5. eSRAM时序图
4.2.1. eSRAM系统特性 x
4.2.1.1. eSRAM规范 4.2.1.2. eSRAM使用模型
4.3. FIFO Intel® FPGA IP x
4.3.1. 配置方法 4.3.2. 规范 4.3.3. FIFO功能时序要求 4.3.4. SCFIFO ALMOST_EMPTY功能时序 4.3.5. FIFO输出状态标记和延迟 4.3.6. FIFO亚稳性保护及相关选项 4.3.7. FIFO同步清零和异步清零影响 4.3.8. SCFIFO和DCFIFO Show-Ahead模式 4.3.9. 不同的输入和输出宽度 4.3.10. DCFIFO时序约束设置 4.3.11. 手动例化的编码实例 4.3.12. 设计实例 4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing) 4.3.14. 嵌入式存储器ECC功能指南 4.3.15. FIFO Intel® FPGA IP参数 4.3.16. 复位方案(reset scheme)
4.3.2. 规范 x
4.3.2.1. Verilog HDL原型 4.3.2.2. VHDL组件声明 4.3.2.3. VHDL LIBRARY-USE声明 4.3.2.4. FIFO信号 4.3.2.5. FIFO参数设置
4.3.7. FIFO同步清零和异步清零影响 x
4.3.7.1. 编译DCFIFO时出现的恢复和删除时序违规警告
4.3.10. DCFIFO时序约束设置 x
4.3.10.1. 嵌入式时序约束 4.3.10.2. 用户可配置的时序约束
4.3.10.2. 用户可配置的时序约束 x
4.3.10.2.1. SDC命令
4.4. FIFO2 Intel® FPGA IP x
4.4.1. 配置方法 4.4.2. Fmax目标测量方法 4.4.3. 性能考量 4.4.4. FIFO2 Intel® FPGA IP特性 4.4.5. FIFO2 Intel® FPGA IP参数 4.4.6. FIFO2 Intel® FPGA IP接口信号 4.4.7. 复位和时钟方案
4.4.4. FIFO2 Intel® FPGA IP特性 x
4.4.4.1. FIFO2规范
4.4.5. FIFO2 Intel® FPGA IP参数 x
4.4.5.1. FIFO2参数设置
4.4.6. FIFO2 Intel® FPGA IP接口信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. 复位和时钟方案 x
4.4.7.1. 时钟域 4.4.7.2. 复位
4.4.7.2. 复位 x
4.4.7.2.1. FIFO2 Intel® FPGA IP复位指南
5. Intel Stratix 10嵌入式存储器设计实例 x
5.1. FIFO和FIFO2设计实例
5.1. FIFO和FIFO2设计实例 x
5.1.1. 生成设计实例 5.1.2. 仿真设计实例
5.1.2. 仿真设计实例 x
5.1.2.1. 仿真结果
1. Intel® Stratix® 10嵌入式存储器概述
2. Intel® Stratix® 10嵌入式存储器体系结构和特性
3. Intel® Stratix® 10嵌入式存储器设计考量
4. Intel® Stratix® 10嵌入式存储器IP内核参考
5. Intel Stratix 10嵌入式存储器设计实例
6. Intel® Stratix® 10嵌入式存储器用户指南归档
7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史

4.2.3. eSRAM Intel® FPGA IP 接口信号

下表列出了eSRAM Intel® FPGA IP 接口的输入和输出信号。
表 31.  eSRAM Intel® FPGA IP输入和输出信号
信号 方向 宽度 描述
refclk Input 1 提供一个PLL参考时钟。此时钟在器件上电时必须是稳定的并且自由运行，以成功进行配置。
esram2f_clk Output 1 eSRAM提供给架构的内核时钟。使用此时钟驱动与eSRAM连接的内核逻辑。否则，使用适当的跨时钟域电路。
c<channel_number>_data_0 Input 1-72
  • 72，清零通道数据， 或者
  • 64，当ECC使能时， 或者
  • 72，当ECC Bypass使能时，数据(data[71:64])的MSB(最高有效位)表示奇偶校验位。
c<channel_number>_wraddress_0 Input 范围从

17–11

 存储器的写地址。取决于通道中使能的bank数量。
注： 写入无效的地址不会执行任何操作，因为目标bank没有通电。
c<channel_number>_wren_n_0 Input 1 wraddress端口的低电平有效写使能输入。
c<channel_number>_rdaddress_0 Input 范围从

17–11

 存储器的读地址。取决于通道中使能的bank数量。
注： 如果尝试从一个无效地址读取数据，那么返回的数据是随机的，没有任何值。
c<channel_number>_rden_n_0 Input 1 rdaddress端口的低电平有效读使能输入。
c<channel_number>_q_0 Output 72或64
  • 72，清零通道数据，或者
  • 64，当ECC使能时，或者
  • 72，当ECC Bypass使能时，输出(q[71:64])的MSB表示奇偶校验位。
ECC Enabled
c<channel_number>_error_detect_0 Output 1 当从eSRAM检索到的读数据上出现ECC错误时置位。
c<channel_number>_error_correct_0 Output 1 当成功地纠正ECC错误时置位。不会使用纠正的数据对存储器内容进行更新。
Dynamic ECC Bypass Enabled
c<channel_number>_eccencbypass_0 Input 1 动态地旁路ECC Encoder。此端口活动时，使用户能够通过数据端口的8-bits MSB注入奇偶校验位(c<channel_number>_data_0[71:64])。此端口不活动时，将使用内部ECC Encoder生成奇偶校验位。仅当c<channel_number>_ecc_byp_enable参数设置为"TRUE"时才可使用此端口。
c<channel_number>_eccdecbypass_0 Input 1 动态地旁路ECC Decoder。输出端口的8-bits MSB (c<channel_number>_q_0[73:64])表示奇偶校验位。奇偶校验位不被检查，c<channel_number>_error_detect_0和c<channel_number>_error_correct_0信号不应该置位。仅当c<channel_number>_ecc_byp_enable参数设置为"TRUE"时才可使用此端口。
其他选项
c<channel_number>_sd_n_0 Input 1 低电平有效信号，动态地关闭通道。 此信号关闭外设(active low)和通道内bank的存储器内核的电源，不保留存储器数据。

除了那些静态关闭的通道外(当选择在eSRAM系统中使用的通道数时)，您也可以在运行时动态地关闭通道。

注： 当一个通道关闭时，存储器内容不会保留。
iopll_lock2core Output 1 eSRAM IOPLL锁定状态。
  • 高电平(High)—锁定(Locked)
  • 低电平(Low)—解锁或锁丢失(Unlocked or lock loss)
二级标题