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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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3.3.2. Mixed-Port Read-During-Write模式
mixed-port read-during-write模式应用于simple dual-port RAM模式。 两个端口使用同一时钟对同一存储器地址执行读写操作:一个端口从地址读数据,另一个端口对地址写数据。
输出模式 | 存储器类型 | 说明 |
---|---|---|
New Data | MLAB | 对不同端口的read-during-write操作会导致MLAB寄存输出在数据被写入到MLAB存储器后的下一个时钟上升沿显示为 New Data 。 仅当输出被寄存时才可使用此模式。 |
Old Data | M20K, MLAB | 对不同端口的read-during-write操作会导致RAM输出端在相应地址上显示Old Data值。 对于MLAB,仅当输出被寄存时才可使用此模式。 |
Don't Care | M20K, MLAB | RAM输出Don't Care或者Unknown值。
注: 在M20K的真双端口操作中,您将在仿真中的mix-port read-during-write模式下体验获得新的数据值。当输出模式设置为Don't Care,仿真值应将其视为垃圾值(junk value)。
|
New_a_old_b | M20K | 此模式仅适用于M20K的simple-quad端口,其中对不同端口的read-during-write操作会导致RAM输出在端口A反映新数据,在端口B反映旧数据。 |
RAM: 2-PORT Intel® FPGA IP设置 | 输出行为 | |||
---|---|---|---|---|
参数 | 使能的参数选项 | altera_syncram参数 (read_during_write_mode_mixed_ ports) |
Read-During-Write时的输出数据 | MLAB Atom (在Chip Planner中可见) |
Mixed Port Read-During-Write for Single Input Clock RAM How should the q_a and q_b outputs behave when reading a memory location that is being written from the other ports? |
Old Data | old_data | Old data 4 | New Data |
New data | new_data | New data | New Data | |
Don't Care | dont_care | Don't care 5 | Don't Care |
图 22. Mixed-Port Read-During-Write: New Data模式此图显示了New Data模式的mixed-port read- during-write行为的采样功能波形。
图 23. Mixed-Port Read-During-Write: Old Data模式此图显示了Old Data模式的mixed-port read- during-write行为的采样功能波形。
图 24. Mixed-Port Read-During-Write: Don't Care模式此图显示了Don't Care模式的mixed-port read-during-write行为的采样功能波形。此行为仅适用于M20K模块。
图 25. Mixed-Port Read-During-Write: New_a_old_b模式此图显示了New_a_old_b模式的mixed-port read-during-write行为的采样功能波形。
4 Old data是通过外部软核逻辑实现的,因为MLAB模块自身仅支持new data。
5 输出数据是don't care,因为IP不能保证在read-during-write时输出数据的亚稳定性。