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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4.7.2.1. FIFO2 Intel® FPGA IP复位指南
按照以下指南对FIFO Intel® FPGA IP core进行正确的复位:
- 异步清零被视为全局IP复位事件,并且具有最高优先级。
- 如果异步清零和同步清零都被实现:
- 当异步清零置位时,相关联的同步清零(时钟域)也必须置位。
- 在同步清零(时钟域)置低前,首先要置低异步清零。使用同步清零来控制IP何时退出复位状态。
- 异步清零持续时间可以短至1个时钟周期,但同步清零必须持续至少32*个慢时钟周期(时钟必须翻转),以确保所有IP内部旧状态都被刷新。
- 如果只实现异步清零或者同步清零,那么清零置位时间必须持续至少32*个慢时钟周期(时钟必须翻转),以确保所有IP内部旧状态都被刷新。
- 在异步清零和同步清零置低前,所有时钟都必须翻转有效一段时间。
- 由于某些复位信号是内部流水线化的,因此在复位置低后的8*个时钟内一定不要开始写操作。
图 49. 复位行为下图显示了FIFO2 Intel® FPGA IP core的复位行为。