Intel® Stratix® 10嵌入式存储器用户指南

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ID 683423
日期 11/19/2019
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1. Intel® Stratix® 10嵌入式存储器概述 2. Intel® Stratix® 10嵌入式存储器体系结构和特性 3. Intel® Stratix® 10嵌入式存储器设计考量 4. Intel® Stratix® 10嵌入式存储器IP内核参考 5. Intel Stratix 10嵌入式存储器设计实例 6. Intel® Stratix® 10嵌入式存储器用户指南归档 7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史
1. Intel® Stratix® 10嵌入式存储器概述 x
1.1. Intel® Stratix® 10嵌入式存储器特性 1.2. Intel® Stratix® 10嵌入式存储器性能
2. Intel® Stratix® 10嵌入式存储器体系结构和特性 x
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Force-to-Zero 2.6. Coherent（一致性）读存储器 2.7. 冻结逻辑(Freeze logic) 2.8. 真双端口双时钟仿真器 2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核 2.10. Intel® Stratix® 10嵌入式存储器时钟模式 2.11. Intel® Stratix® 10嵌入式存储器配置 2.12. 读和写地址寄存器的初始值
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.6. Coherent（一致性）读存储器 x
2.6.1. 转发逻辑(Forwarding Logic)
2.10. Intel® Stratix® 10嵌入式存储器时钟模式 x
2.10.1. 单一时钟模式(Single Clock Mode) 2.10.2. 读/写时钟模式(Read/Write Clock Mode) 2.10.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.10.4. 时钟模式下的异步/同步清零 2.10.5. 同步读/写中的输出读数据 2.10.6. 时钟模式的独立时钟使能
2.11. Intel® Stratix® 10嵌入式存储器配置 x
2.11.1. 混合宽度端口配置
3. Intel® Stratix® 10嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Stratix® 10嵌入式存储器IP内核参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP core 4.2. eSRAM Intel® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. FIFO2 Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP core x
4.1.1. RAM: 1-PORT Intel® FPGA IP参数 4.1.2. RAM: 2-PORT Intel® FPGA IP参数 4.1.3. RAM: 4-PORT Intel® FPGA IP参数 4.1.4. ROM: 1-PORT Intel® FPGA IP参数 4.1.5. ROM: 2-PORT Intel® FPGA IP参数 4.1.6. RAM和ROM接口信号 4.1.7. 手动更改参数设置
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® FPGA IP x
4.2.1. eSRAM系统特性 4.2.2. eSRAM Intel® FPGA IP 参数 4.2.3. eSRAM Intel® FPGA IP 接口信号 4.2.4. eSRAM Intel® FPGA IP仿真演练 4.2.5. eSRAM时序图
4.2.1. eSRAM系统特性 x
4.2.1.1. eSRAM规范 4.2.1.2. eSRAM使用模型
4.3. FIFO Intel® FPGA IP x
4.3.1. 配置方法 4.3.2. 规范 4.3.3. FIFO功能时序要求 4.3.4. SCFIFO ALMOST_EMPTY功能时序 4.3.5. FIFO输出状态标记和延迟 4.3.6. FIFO亚稳性保护及相关选项 4.3.7. FIFO同步清零和异步清零影响 4.3.8. SCFIFO和DCFIFO Show-Ahead模式 4.3.9. 不同的输入和输出宽度 4.3.10. DCFIFO时序约束设置 4.3.11. 手动例化的编码实例 4.3.12. 设计实例 4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing) 4.3.14. 嵌入式存储器ECC功能指南 4.3.15. FIFO Intel® FPGA IP参数 4.3.16. 复位方案(reset scheme)
4.3.2. 规范 x
4.3.2.1. Verilog HDL原型 4.3.2.2. VHDL组件声明 4.3.2.3. VHDL LIBRARY-USE声明 4.3.2.4. FIFO信号 4.3.2.5. FIFO参数设置
4.3.7. FIFO同步清零和异步清零影响 x
4.3.7.1. 编译DCFIFO时出现的恢复和删除时序违规警告
4.3.10. DCFIFO时序约束设置 x
4.3.10.1. 嵌入式时序约束 4.3.10.2. 用户可配置的时序约束
4.3.10.2. 用户可配置的时序约束 x
4.3.10.2.1. SDC命令
4.4. FIFO2 Intel® FPGA IP x
4.4.1. 配置方法 4.4.2. Fmax目标测量方法 4.4.3. 性能考量 4.4.4. FIFO2 Intel® FPGA IP特性 4.4.5. FIFO2 Intel® FPGA IP参数 4.4.6. FIFO2 Intel® FPGA IP接口信号 4.4.7. 复位和时钟方案
4.4.4. FIFO2 Intel® FPGA IP特性 x
4.4.4.1. FIFO2规范
4.4.5. FIFO2 Intel® FPGA IP参数 x
4.4.5.1. FIFO2参数设置
4.4.6. FIFO2 Intel® FPGA IP接口信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. 复位和时钟方案 x
4.4.7.1. 时钟域 4.4.7.2. 复位
4.4.7.2. 复位 x
4.4.7.2.1. FIFO2 Intel® FPGA IP复位指南
5. Intel Stratix 10嵌入式存储器设计实例 x
5.1. FIFO和FIFO2设计实例
5.1. FIFO和FIFO2设计实例 x
5.1.1. 生成设计实例 5.1.2. 仿真设计实例
5.1.2. 仿真设计实例 x
5.1.2.1. 仿真结果
1. Intel® Stratix® 10嵌入式存储器概述
2. Intel® Stratix® 10嵌入式存储器体系结构和特性
3. Intel® Stratix® 10嵌入式存储器设计考量
4. Intel® Stratix® 10嵌入式存储器IP内核参考
5. Intel Stratix 10嵌入式存储器设计实例
6. Intel® Stratix® 10嵌入式存储器用户指南归档
7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史

4.1.1. RAM: 1-PORT Intel® FPGA IP参数

此表列出了RAM: 1-PORT Intel® FPGA IP core的参数。
表 20.  RAM: 1-PORT Intel® FPGA IP参数说明
参数 合法值 说明
Parameter Settings: Widths/Blk Type/Clks
How wide should the ‘q’ output bus be? — 指定‘q’输出总线的宽度。
How many words of memory? — 指定比特字的数量。
What should the memory block type be? Auto, MLAB, M20K, LCs 指定存储器模块类型。可选择的存储器模块类型取决于您的目标器件。
Set the maximum block depth to
  • Auto: Auto, 32, 64, 128, 256, 512, 1024, 2048, 4096
  • MLAB: Auto, 32
  • M20K: Auto, 512, 1024, 2048
  • LCs: Auto
 指定最大模块深度(以字为单位)。
How should the memory be implemented?
  • Use default logic cell style
  • Use Stratix M512 emulation logic cell style
指定逻辑单元实现方法。
  • 如果您倾向于更小更快的存储器性能，那么选择Use default logic cell style。
  • 如果您想要存储器兼容于Stratix M512仿真类型，那么选择Use Stratix M512 emulation logic cell style。
What clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
选择要使用的钟控方法(clocking method)。
  • Single clock—个单一时钟和一个时钟使能控制存储器模块的所有寄存器。
  • Dual clock: use separate ‘input’ and ‘output’ clocks—一个输入和输出时钟控制与存储器模块(包括数据、地址、字节使能、读使能和写使能)的数据输入和输出相关的全部寄存器。
Parameter Settings: Regs/Clken/Byte Enable/Aclrs
Which ports should be registered?
选项如下：
  • ‘data’ and ‘wren’ input ports
  • ‘address’ input port
  • ‘q’ output port
 On/Off 指定是否寄存输入和输出端口。
Create one clock enable signal for each clock signal.
注： 所有寄存端口都由使能信号控制。
On/Off 指定是否开启对每个时钟信号创建一个时钟使能信号的选项。
更多选项 Use clock enable for port A input registers On/Off 指定是否将时钟使能用于端口A输入寄存器。
Use clock enable for port A output registers On/Off 指定是否将时钟使能用于端口A输出寄存器。
Create an ‘addressstall_a’ input port. On/Off 指定是否创建addressstall_a输入端口。您可以创建此端口以用作地址寄存器的额外的低电平有效使能输入。
Create byte enable for port A On/Off 指定是否对端口A创建一个字节使能。如果想通过屏蔽输入数据而只写入数据的特定字节，半字节或比特，那么开启此选项。

要使能端口A和端口B的字节使能，RAM: 1-PORT和RAM: 2-PORT Intel® FPGA IP cores的数据宽度比率需要为1或2。

What is the width of a byte for byte enables?
  • MLAB: 5 or 10
  • Other memory block types: 8 or 9
  • M20K: 8, 9, or 10
指定字节使能端口的字节宽度。数据输入端口的宽度必须能够被字节大小整除。
Create an ‘aclr’ asynchronous clear for the registered ports.
  • ‘data’ port
  • ‘wren’ port
  • ‘address’ port
  • ‘q’ port
  • ‘byteena_a’ port
 On/Off 如果想要寄存的‘data’，‘wren’，‘address’，‘q’和‘byteena_a’端口受异步清零信号影响，那么开启此参数。禁止的端口不受异步清零信号影响。
Create an ‘sclr’ synchronous clear for the registered port.

‘q’ port

On/Off 如果想要‘q’端口受同步清零信号影响，那么开启此参数。
Create a ‘rden’ read enable signal On/Off 如果想要创建一个读使能信号，那么开启此选项。
Parameter Settings: Read During Write Option
What should the ‘q’ output be when reading from a memory location being written to? Don’t Care, Old Data 指定read-during-write发生时的输出行为。

Don’t Care—RAM输出read-during-write操作的“don't care”或“unknown”值。

Old Data—RAM输出在写操作进行之前反映此地址上的旧数据。

Get x’s for write masked bytes instead of old data when byte enable is used On/Off 开启此选项以获得屏蔽字节上的‘X’。
Parameter Settings: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data
指定存储器的初始化内容。

如要将存储器初始化为零，则选择 No, leave it blank.

如要使用存储器初始化文件 (.mif)或者十六进制(Intel-format)文件(.hex)，则选择Yes, use this file for the memory content data.

Initialize memory content data to XX..X on power-up in simulation On/Off —
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off 指定是否实现用于部分重配置区域中的时钟使能电路。
Allow In-System Memory Content Editor to capture and update content independently of the system clock On/Off 指定是否允许In-System Memory Content Editor独立于系统时钟来采集和更新内容。
The ‘Instance ID’ of this RAM is NONE 指定RAM ID。
Parameter Settings: Performance Optimization
Enable Force To Zero On/Off 指定在置低读使能信号时是否将输出设成零。

当所选的存储器深度大于一个存储器模块时，使能此功能将有助于提高胶合逻辑性能。
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