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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4.6.2. DCFIFO信号
信号 | 方向 | 是否需要 | 说明 |
---|---|---|---|
w_clk | Input | Yes | FIFO写时钟。 |
w_aclr | Input | No | 高电平有效复位信号,驱动w_clk域触发器的异步清零管脚。 此复位不在IP内同步,因此,用户逻辑应该确保在适当的时候此复位要被同步地置低到w_clk。 此信号仅在USE_ACLR_PORT使能时有效。
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w_sclr | Input | No | 高电平有效复位信号,驱动 w_clk域触发器的同步清零管脚。必须遵循复位顺序要求。
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r_clk | Input | Yes | FIFO读时钟。 |
r_aclr | Input | No | 高电平有效复位信号,驱动r_clk域触发器的异步清零管脚。 此复位不在IP内同步,因此,用户逻辑应该确保在适当的时候此复位要被同步地置低到r_clk。此外,必须要遵循复位顺序要求。 此信号仅在USE_ACLR_PORT使能时有效。
|
r_sclr | Input | No | 高电平有效复位信号,驱动r_clk域触发器的同步清零管脚。必须遵循复位顺序要求。
|
w_req | Input | Yes | FIFO Write Request。此信号在复位期间应该是无效的。
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w_data[FIFO_WIDTH-1:0] | Input | Yes | FIFO Write Data。当有写请求时,此总线显示要存储在FIFO中的数据。仅当w_req有效,并且FIFO没有满时(例如:w_full = 1),此值才被FIFO使用。 |
w_full | Output | No | FIFO Write Full。此信号指示FIFO中剩余的空间是否即将用尽。当此信号置位时,进一步w_req被忽略。
注: 由于内部流水线阶段提高Fmax,实际可用空间要比正在配置以防止数据丢失的入口少几个。
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r_req | Input | Yes | FIFO Read Request / Read Ready。要实现最高的Fmax,此信号的使用模型与正常零读取到数据就绪延迟FIFO略有不同。 用户应用应该在适当的时候置位此信号,表明从现在开始的几个时钟周期(L)准备接收数据。在稍后的L时钟上,如果有可用的数据,那么r_valid将被置位。如果在r_data端口上没有可用数据,那么它将被置低。 这类似于Avalon ST非零读延迟有效/就绪接口语义,并意味着下游用户应用中分配了足够的缓冲空间,以消耗正在运行的数据。
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r_data[FIFO_WIDTH-1:0] | Output | Yes | FIFO Read Data。 此总线显示数据对应于每个读请求,这已经在几个时钟周期前发生。仅当r_valid置位时,读数据才在时钟周期中有效。 |
r_empty | Output | No | FIFO Read Empty。表明在FIFO中是否仍有数据字。这实际上是流水线版本的r_usedw == 0的流水线版本。 用户应用可以使用此信号进行监控,或者启动一系列读请求。
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r_valid | Output | No | FIFO Read Data Valid。表明r_data输出端口上的数据是否有效。每个r_valid置位对应于一个之前的read request/ready。由于内部流水线阶段导致的读请求到数据就绪延迟,r_empty置位后此信号仍然可以被置位几个时钟。当r_valid置位时,数据必须被用户应用使用用;否则,数据将丢失。 r_valid和r_req接口类似于具有非零读延迟的Avalon ST有效和就绪语义。
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w_ready | Output | Yes | 低电平有效写保护信号,在延迟的w_full置位前门控(gate)写端口上的数据。 |