Intel® Stratix® 10嵌入式存储器用户指南

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ID 683423
日期 11/19/2019
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1. Intel® Stratix® 10嵌入式存储器概述 2. Intel® Stratix® 10嵌入式存储器体系结构和特性 3. Intel® Stratix® 10嵌入式存储器设计考量 4. Intel® Stratix® 10嵌入式存储器IP内核参考 5. Intel Stratix 10嵌入式存储器设计实例 6. Intel® Stratix® 10嵌入式存储器用户指南归档 7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史
1. Intel® Stratix® 10嵌入式存储器概述 x
1.1. Intel® Stratix® 10嵌入式存储器特性 1.2. Intel® Stratix® 10嵌入式存储器性能
2. Intel® Stratix® 10嵌入式存储器体系结构和特性 x
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Force-to-Zero 2.6. Coherent（一致性）读存储器 2.7. 冻结逻辑(Freeze logic) 2.8. 真双端口双时钟仿真器 2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核 2.10. Intel® Stratix® 10嵌入式存储器时钟模式 2.11. Intel® Stratix® 10嵌入式存储器配置 2.12. 读和写地址寄存器的初始值
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.6. Coherent（一致性）读存储器 x
2.6.1. 转发逻辑(Forwarding Logic)
2.10. Intel® Stratix® 10嵌入式存储器时钟模式 x
2.10.1. 单一时钟模式(Single Clock Mode) 2.10.2. 读/写时钟模式(Read/Write Clock Mode) 2.10.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.10.4. 时钟模式下的异步/同步清零 2.10.5. 同步读/写中的输出读数据 2.10.6. 时钟模式的独立时钟使能
2.11. Intel® Stratix® 10嵌入式存储器配置 x
2.11.1. 混合宽度端口配置
3. Intel® Stratix® 10嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Stratix® 10嵌入式存储器IP内核参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP core 4.2. eSRAM Intel® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. FIFO2 Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP core x
4.1.1. RAM: 1-PORT Intel® FPGA IP参数 4.1.2. RAM: 2-PORT Intel® FPGA IP参数 4.1.3. RAM: 4-PORT Intel® FPGA IP参数 4.1.4. ROM: 1-PORT Intel® FPGA IP参数 4.1.5. ROM: 2-PORT Intel® FPGA IP参数 4.1.6. RAM和ROM接口信号 4.1.7. 手动更改参数设置
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® FPGA IP x
4.2.1. eSRAM系统特性 4.2.2. eSRAM Intel® FPGA IP 参数 4.2.3. eSRAM Intel® FPGA IP 接口信号 4.2.4. eSRAM Intel® FPGA IP仿真演练 4.2.5. eSRAM时序图
4.2.1. eSRAM系统特性 x
4.2.1.1. eSRAM规范 4.2.1.2. eSRAM使用模型
4.3. FIFO Intel® FPGA IP x
4.3.1. 配置方法 4.3.2. 规范 4.3.3. FIFO功能时序要求 4.3.4. SCFIFO ALMOST_EMPTY功能时序 4.3.5. FIFO输出状态标记和延迟 4.3.6. FIFO亚稳性保护及相关选项 4.3.7. FIFO同步清零和异步清零影响 4.3.8. SCFIFO和DCFIFO Show-Ahead模式 4.3.9. 不同的输入和输出宽度 4.3.10. DCFIFO时序约束设置 4.3.11. 手动例化的编码实例 4.3.12. 设计实例 4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing) 4.3.14. 嵌入式存储器ECC功能指南 4.3.15. FIFO Intel® FPGA IP参数 4.3.16. 复位方案(reset scheme)
4.3.2. 规范 x
4.3.2.1. Verilog HDL原型 4.3.2.2. VHDL组件声明 4.3.2.3. VHDL LIBRARY-USE声明 4.3.2.4. FIFO信号 4.3.2.5. FIFO参数设置
4.3.7. FIFO同步清零和异步清零影响 x
4.3.7.1. 编译DCFIFO时出现的恢复和删除时序违规警告
4.3.10. DCFIFO时序约束设置 x
4.3.10.1. 嵌入式时序约束 4.3.10.2. 用户可配置的时序约束
4.3.10.2. 用户可配置的时序约束 x
4.3.10.2.1. SDC命令
4.4. FIFO2 Intel® FPGA IP x
4.4.1. 配置方法 4.4.2. Fmax目标测量方法 4.4.3. 性能考量 4.4.4. FIFO2 Intel® FPGA IP特性 4.4.5. FIFO2 Intel® FPGA IP参数 4.4.6. FIFO2 Intel® FPGA IP接口信号 4.4.7. 复位和时钟方案
4.4.4. FIFO2 Intel® FPGA IP特性 x
4.4.4.1. FIFO2规范
4.4.5. FIFO2 Intel® FPGA IP参数 x
4.4.5.1. FIFO2参数设置
4.4.6. FIFO2 Intel® FPGA IP接口信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. 复位和时钟方案 x
4.4.7.1. 时钟域 4.4.7.2. 复位
4.4.7.2. 复位 x
4.4.7.2.1. FIFO2 Intel® FPGA IP复位指南
5. Intel Stratix 10嵌入式存储器设计实例 x
5.1. FIFO和FIFO2设计实例
5.1. FIFO和FIFO2设计实例 x
5.1.1. 生成设计实例 5.1.2. 仿真设计实例
5.1.2. 仿真设计实例 x
5.1.2.1. 仿真结果
1. Intel® Stratix® 10嵌入式存储器概述
2. Intel® Stratix® 10嵌入式存储器体系结构和特性
3. Intel® Stratix® 10嵌入式存储器设计考量
4. Intel® Stratix® 10嵌入式存储器IP内核参考
5. Intel Stratix 10嵌入式存储器设计实例
6. Intel® Stratix® 10嵌入式存储器用户指南归档
7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史

1.1. Intel® Stratix® 10嵌入式存储器特性

Intel® Stratix® 10器件包括三种类型的存储器模块：嵌入式SRAM (eSRAM)模块，M20K模块和存储器逻辑阵列模块(MLAB)。
  • 47.25 -Megabit (Mb) eSRAM模块
    • 快速路径，低延迟， 高带宽和很高的随机传输率(RTR)片上存储器模块
    • 每个模块包含8个通道，每个通道有42 个组(bank)。
    • 每个bank可配置成2K 深和72-bit数据宽
    • 仅支持具有每个通道的同时读写访问的简单双端口RAM
  • 20-kilobit (Kb) M20K模块
    • 专用存储器资源的模块。
    • 适用于较大的存储器阵列，并提供大量的独立端口。
  • 640-bit MLABs
    • 从复用逻辑阵列模块(LAB)配置的增强型 存储器模块。
    • 适用于宽而浅的存储器阵列。
    • 对移位寄存器的实现进行了优化，以用于数字信号处理(DSP)应用，宽而浅的FIFO缓冲器和过滤延迟线。
    • 每个MLAB由十个自适应逻辑模块(ALMs)组成。

在 Intel® Stratix® 10器件中，MLAB中的每个ALM可配置成十个32×2模块。在 Intel® Stratix® 10器件中，每个MLAB中有一个32×20简单双端口SRAM模块。

Intel® Stratix® 10嵌入式存储器模块支持以下操作模式：
  • 单端口(Single-port)
  • 简单双端口(Simple dual-port)
  • 真双端口(True dual-port)
  • 简单四端口(Simple quad-port)
  • ROM
表 1.   Intel® Stratix® 10嵌入式存储器特性此表汇总了 Intel® Stratix® 10嵌入式存储器模块所支持的特性。
特性 eSRAM M20K MLAB
最大操作频率 750 MHz
  • 1 GHz (简单双端口RAM模式)
  • 600 MHz (真双端口和简单四端口RAM模式)
 1 GHz
总RAM比特数(包括奇偶校验位) 47.25 Mb 20,480 bits 640 bits
字节使能 N/A 支持 支持
地址时钟使能 N/A 支持(仅在简单双端口RAM模式下) 支持
简单双端口混合宽度 N/A 支持 N/A
FIFO缓冲器混合宽度 N/A 支持 N/A
存储器初始化文件(.mif) N/A 支持 支持
双时钟模式 N/A 支持(仅在简单双端口RAM模式下) 支持
完全同步存储器 N/A 支持 支持
异步存储器 N/A N/A 仅用于直通(flow-through)读存储器操作
上电状态 N/A 输出端口清零
  • 寄存的输出端口清零
  • 未寄存的输出端口读存储器内容
异步/同步清零 N/A 输出寄存器和输出锁存器 输出寄存器和输出锁存器
读/写操作触发 时钟上升沿 时钟上升沿 时钟上升沿
相同端口read-during-write N/A 输出端口设为New Data 或者Don't Care 输出端口设为Don't Care
混合端口read-during-write 写转发功能
  • ON = New Data
  • OFF = Old Data
  • Simple Dual Port RAM：输出端口设为Old Data或者Don't Care
  • True Dual Port RAM：输出端口设为Don't Care
  • Simple Quad Port：输出端口设为new_a_old_b
输出端口设为New Data，Old Data或者Don't Care
纠错码(ECC)支持
  • 使用 Intel® Quartus® Prime软件的Soft IP
  • 内置支持x64-wide简单双端口模式
  • 使用 Intel® Quartus® Prime软件的Soft IP
  • Hard IP
  • 内置支持×32-wide简单双端口模式
  • 奇偶校验位

使用 Intel® Quartus® Prime软件的Soft IP

Force-to-Zero N/A 支持 N/A
相干读取存储器 N/A 支持 N/A
冻结逻辑(freeze logic) N/A 支持 N/A
真双端口(TDP)双时钟仿真器 N/A 支持 N/A
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