仅对英特尔可见 — GUID: eor1501659940571
Ixiasoft
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
仅对英特尔可见 — GUID: eor1501659940571
Ixiasoft
4.4.4.1. FIFO2规范
下表总结了FIFO2 Intel® FPGA IP core的规范。
功能 | 存储类型 | |
---|---|---|
M20K | MLAB | |
错误检查和纠正(ECC) | 总是 46 | 无 |
读出接口 | 类比于Avalon ST non-zero readLatency 对于每个r_req置位, r_valid将指示在L时钟后是否有将被使用的有效数据(和必须被使用的有效数据)。 L = 6 |
类比于Avalon ST non-zero readLatency 对于每个r_req置位, r_valid将指示在L时钟后是否有将被使用的有效数据(和必须被使用的有效数据)。 L = 5 |
宽度(比特) | 对用户数据宽度没有硬性限制,但内部RAM模块始终是32b x N;其中N > 0。 Maximum = 4096b 默认为1。 |
对用户数据宽度没有硬性限制,但内部RAM模块始终是20b x N;其中N > 0。 Maximum = 4080b 默认为1。 |
深度 | 512 | 32 |
深度拼接 | 没有,用户能够级联多个FIFO | 没有,用户能够级联多个FIFO |
目标性能 | Intel® Stratix® 10,bin1产品器件 32bx512: 高达850 MHz 512bx512: 高达700 MHz |
Intel® Stratix® 10,bin1产品器件 20bx32:高达850 MHz 512bx32:高达700 MHz |
Almost Full | 没有,用户能够从“Write Used”得到 | 没有,用户能够从“Write Used”得到 |
Almost Empty | 没有,用户能够从“Read Used”得到 | 没有,用户能够从“Read Used”得到 |
Read Used | 是的,延迟的RAM模块字测量,不包括正在运行的数据 | 是的,延迟的RAM模块字测量,不包括正在运行的数据 |
Write Used | 是的,延迟的RAM模块字测量,不包括正在运行的数据 | 是的,延迟的RAM模块字测量,不包括正在运行的数据 |
具有寄存读输出的RAM | 总是 | 总是 |
写满预防(Write full prevention) | 总是,基于内部almost full | 总是,基于内部almost full |
读控预防(Read empty prevention) | 总是 | 总是 |
输出数据初始状态 | 未知 | 未知 |
复位方案 | 包含不可复位的触发器,需要状态刷新 | 包含不可复位的触发器,需要状态刷新 |
RTL | 加密的 | 加密的 |
46 在FIFO2 Intel® FPGA IP core中,ECC模式嵌入在IP体系结构中,不能被禁用。与FIFO Intel® FPGA IP core不同,没有可以导出的ECCSTATUS信号用于您的设计中。