Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
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4.4.4.1. FIFO2规范

下表总结了FIFO2 Intel® FPGA IP core的规范。
表 52.  FIFO2规范
功能 存储类型
M20K MLAB
错误检查和纠正(ECC) 总是 46
读出接口

类比于Avalon ST non-zero readLatency

对于每个r_req置位, r_valid将指示在L时钟后是否有将被使用的有效数据(和必须被使用的有效数据)。

L = 6

类比于Avalon ST non-zero readLatency

对于每个r_req置位, r_valid将指示在L时钟后是否有将被使用的有效数据(和必须被使用的有效数据)。

L = 5

宽度(比特)

对用户数据宽度没有硬性限制,但内部RAM模块始终是32b x N;其中N > 0。

Maximum = 4096b

默认为1。

对用户数据宽度没有硬性限制,但内部RAM模块始终是20b x N;其中N > 0。

Maximum = 4080b

默认为1。

深度 512 32
深度拼接 没有,用户能够级联多个FIFO 没有,用户能够级联多个FIFO
目标性能

Intel® Stratix® 10,bin1产品器件

32bx512: 高达850 MHz

512bx512: 高达700 MHz

Intel® Stratix® 10,bin1产品器件

20bx32:高达850 MHz

512bx32:高达700 MHz

Almost Full 没有,用户能够从“Write Used”得到 没有,用户能够从“Write Used”得到
Almost Empty 没有,用户能够从“Read Used”得到 没有,用户能够从“Read Used”得到
Read Used 是的,延迟的RAM模块字测量,不包括正在运行的数据 是的,延迟的RAM模块字测量,不包括正在运行的数据
Write Used 是的,延迟的RAM模块字测量,不包括正在运行的数据 是的,延迟的RAM模块字测量,不包括正在运行的数据
具有寄存读输出的RAM 总是 总是
写满预防(Write full prevention) 总是,基于内部almost full 总是,基于内部almost full
读控预防(Read empty prevention) 总是 总是
输出数据初始状态 未知 未知
复位方案 包含不可复位的触发器,需要状态刷新 包含不可复位的触发器,需要状态刷新
RTL 加密的 加密的
46 在FIFO2 Intel® FPGA IP core中,ECC模式嵌入在IP体系结构中,不能被禁用。与FIFO Intel® FPGA IP core不同,没有可以导出的ECCSTATUS信号用于您的设计中。