L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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文档目录

4. 参数

本章提供关于Intel L-/H-Tile Avalon-ST for PCI Express IP核中所有参数的参考内容。
表 13.  设计环境参数 Intel® Quartus® Prime 18.0开始,参数编辑器窗口中有一个新参数Design Environment

参数

描述

Design Environment

Standalone

System

识别IP所在的环境。

  • Standalone环境指IP处于独立状态,且其所有接口均已导出。
  • System环境指在Platform Designer系统中例化IP。
表 14.  系统设置

参数

描述

Application Interface Type

Avalon-MM

选择Application Layer的接口。

Application Interface Width

256-bit

选择到Application Layer的接口宽度。目前,该接口宽度唯一可用的选项是256-bit
注: 仅当该参数设置为256-bit时,才支持DMA操作。
Hard IP Mode

Gen3x8, 256-bit interface, 250 MHz

Gen3x4, 256-bit interface, 125 MHz

Gen3x2, 256-bit interface, 125 MHz

Gen3x1, 256-bit interface, 125 MHz

Gen2x16, 256-bit interface, 250 MHz

Gen2x8, 256-bit interface, 125 MHz

Gen2x4, 256-bit interface, 125 MHz

Gen2x2, 256-bit interface, 125 MHz

Gen2x1, 256-bit interface, 125 MHz

Gen1x16, 256-bit interface, 125 MHz

Gen1x8, 256-bit interface, 125 MHz

Gen1x4, 256-bit interface, 125 MHz

Gen1x2, 256-bit interface, 125 MHz

Gen1x1, 256-bit interface, 125 MHz

选择以下单元:

  • 通道数据速率。支持Gen1,Gen2和Gen3
  • Application Layer接口频率

在FPGA架构中实现的硬核IP Transaction Layer与Application Layer之间的数据接口宽度

注: 如果选择的Mode不适用于所选配置,,则Message窗格中会显示一条错误消息。
Port type

Native Endpoint

Root Port

指定端口类型。

Endpoint将参数存储在Type 0 Configuration Space中。Root Port将参数存储在Type 1 Configuration Space中。

当前发布中无Root Port测试台。如选择Root Port,则需自行创建测试台。