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10.5.1. ebfm_barwr规程
10.5.2. ebfm_barwr_imm处理过程
10.5.3. ebfm_barrd_wait处理过程
10.5.4. ebfm_barrd_nowt处理过程
10.5.5. ebfm_cfgwr_imm_wait处理过程
10.5.6. ebfm_cfgwr_imm_nowt处理过程
10.5.7. ebfm_cfgrd_wait处理过程
10.5.8. ebfm_cfgrd_nowt处理过程
10.5.9. BFM配置处理过程
10.5.10. BFM共享存储器访问处理过程
10.5.11. BFM日志和消息处理过程
10.5.12. Verilog HDL格式化函数
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5.4. 通道布局和PLL使用
下图显示为Intel L-/H-Tile Avalon-MM for PCI Express IP核,Gen1,Gen2和Gen3,x1,x2,x4,x8和x16变体的通道布局和PLL使用情况。请注意,未显示的变体Gen3 x16由另一个IP核支持(Intel L-/H-Tile Avalon-MM+ for PCI Express IP核)。有关 Avalon® -MM+ IP核的更多信息,请参阅https://www.intel.com/content/www/us/en/programmable/documentation/sox1520633403002.html。
连接Application Layer的 Avalon® -ST和 Avalon® -MM接口,通道布局相同。
注: Intel® Stratix® 10器件中的所有PCIe 硬IP实例均为x16。当使用少于16个通道时,通道8-15可用于其他协议。请参阅Channel Availability了解更多信息。
图 26. Gen1 and Gen2 x1
图 27. Gen1 and Gen2 x2
图 28. Gen1 and Gen2 x4
图 29. Gen1 and Gen2 x8
图 30. Gen1 and Gen2 x16
图 31. Gen3 x1
图 32. Gen3 x2
图 33. Gen3 x4
图 34. Gen3 x8
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