L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

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ID 683667
日期 11/11/2021
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文档目录 x
1. 介绍 2. 快速入门指南 3. 接口概述 4. 参数 5. 使用IP Core进行设计 6. 块描述 7. 寄存器 8. DMA描述符控制器的编程模型 9. Avalon® -MM根端口的编程模型 10. Avalon-MM测试台和设计实例 11. 故障排查与观察链路 A. PCI Express核架构 B. 根端口枚举 C. 文档修订历史
1. 介绍 x
1.1. Avalon-MM Interface for PCIe 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 建议的逻辑架构速度等级 1.6. 性能和资源利用 1.7. 收发器Tile 1.8. PCI Express IP核封装布局 1.9. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例并对器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序
3. 接口概述 x
3.1. 内部例化描述符控制器时的Avalon-MM DMA接口 3.2. 外部例化描述符控制器时的Avalon-MM DMA接口 3.3. 其他Avalon-MM接口 3.4. 时钟和复位 3.5. 系统接口
3.3. 其他Avalon-MM接口 x
3.3.1. Avalon-MM主接口 3.3.2. Avalon-MM从接口 3.3.3. 控制寄存器访问（CRA）Avalon-MM从接口
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器（Base Address Register） 4.3. 器件识别寄存器（Device Identification Register） 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能 4.4.2. 链路Capability 4.4.3. MSI和MSI-X Capability 4.4.4. 插槽Capability 4.4.5. 电源管理 4.4.6. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)
5. 使用IP Core进行设计 x
5.1. 生成（Generation） 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 块描述 x
6.1. 接口
6.1. 接口 x
6.1.1. Intel® Stratix® 10 DMA Avalon-MM DMA接口到Application Layer（应用层） 6.1.2. Avalon-MM接口到Application Layer（应用层） 6.1.3. 时钟和复位 6.1.4. 中断 6.1.5. Flush请求 6.1.6. 串行数据，PIPE，状态，重配置和测试接口
6.1.1. Intel® Stratix® 10 DMA Avalon-MM DMA接口到Application Layer（应用层） x
6.1.1.1. 内部例化时的描述符控制器接口 6.1.1.2. 写DMA Avalon-MM主端口 6.1.1.3. 外部例化时的描述符控制器接口
6.1.1.1. 内部例化时的描述符控制器接口 x
6.1.1.1.1. Read Data Mover 6.1.1.1.2. 读描述符控制器Avalon-MM主接口 6.1.1.1.3. 写描述符控制器Avalon-MM主接口 6.1.1.1.4. 写描述符列表Avalon-MM从接口 6.1.1.1.5. 写描述符列表Avalon-MM从接口
6.1.1.3. 外部例化时的描述符控制器接口 x
6.1.1.3.1. Avalon® -ST描述符源
6.1.2. Avalon-MM接口到Application Layer（应用层） x
6.1.2.1. 突发和非突发 Avalon® -MM模块信号 6.1.2.2. 非突发从模块 6.1.2.3. 32-bit控制寄存器访问（CRA） Slave信号 6.1.2.4. 突发从模块
6.1.3. 时钟和复位 x
6.1.3.1. 时钟 6.1.3.2. 复位
6.1.4. 中断 x
6.1.4.1. 端点的MSI中断 6.1.4.2. Legacy中断
6.1.6. 串行数据，PIPE，状态，重配置和测试接口 x
6.1.6.1. 串行数据接口 6.1.6.2. PIPE接口 6.1.6.3. Hard IP状态接口 6.1.6.4. Hard IP重配置 6.1.6.5. 测试接口
7. 寄存器 x
7.1. 配置空间寄存器 7.2. Avalon-MM DMA桥寄存器
7.1. 配置空间寄存器 x
7.1.1. 寄存器访问定义 7.1.2. PCI配置头（header）寄存器 7.1.3. PCI Express Capability结构 7.1.4. Intel定义的VSEC Capability头 7.1.5. 不可纠正的内部错误状态寄存器 7.1.6. 不可纠正的内部错误掩码寄存器 7.1.7. 可纠正的内部错误状态寄存器 7.1.8. 可纠正的内部错误掩码寄存器
7.1.4. Intel定义的VSEC Capability头 x
7.1.4.1. Intel定义的供应商特定Header 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. 用户可配置器件和电路板ID
7.2. Avalon-MM DMA桥寄存器 x
7.2.1. PCI Express Avalon-MM桥寄存器映射 7.2.2. DMA描述符控制器寄存器
7.2.1. PCI Express Avalon-MM桥寄存器映射 x
7.2.1.1. Avalon-MM到PCI Express中断状态寄存器 7.2.1.2. Avalon-MM到PCI Express中断使能寄存器 7.2.1.3. 高性能Avalon-MM 32位从模块的地址映射 7.2.1.4. PCI Express到端点的Avalon-MM中断状态和使能寄存器 7.2.1.5. PCI Express配置信息寄存器
7.2.2. DMA描述符控制器寄存器 x
7.2.2.1. 读DMA内部描述符控制器寄存器 7.2.2.2. 写DMA内部描述符控制器寄存器
8. DMA描述符控制器的编程模型 x
8.1. 读DMA实例 8.2. 写DMA实例 8.3. 同时间读写DMA的软件编程 8.4. Read DMA和Write DMA描述符格式
9. Avalon® -MM根端口的编程模型 x
9.1. 根端口TLP数据控制和状态寄存器 9.2. 发送一个TLP 9.3. 接收Non-Posted完成TLP 9.4. 使用CRA接口读写BAR0的实例
10. Avalon-MM测试台和设计实例 x
10.1. Avalon-MM Endpoint测试台 10.2. Endpoint设计实例 10.3. Avalon® -MM测试驱动器模块 10.4. 根端口BFM 10.5. BFM处理过程与函数
10.2. Endpoint设计实例 x
10.2.1. BAR设置
10.4. 根端口BFM x
10.4.1. 概述 10.4.2. 对Application Layer发布Read和Write事务 10.4.3. 根端口和端点的配置(Configuration of Root Port and Endpoint ) 10.4.4. 配置空间总线和器件编号 10.4.5. BFM存储器映射
10.5. BFM处理过程与函数 x
10.5.1. ebfm_barwr规程 10.5.2. ebfm_barwr_imm处理过程 10.5.3. ebfm_barrd_wait处理过程 10.5.4. ebfm_barrd_nowt处理过程 10.5.5. ebfm_cfgwr_imm_wait处理过程 10.5.6. ebfm_cfgwr_imm_nowt处理过程 10.5.7. ebfm_cfgrd_wait处理过程 10.5.8. ebfm_cfgrd_nowt处理过程 10.5.9. BFM配置处理过程 10.5.10. BFM共享存储器访问处理过程 10.5.11. BFM日志和消息处理过程 10.5.12. Verilog HDL格式化函数
10.5.9. BFM配置处理过程 x
10.5.9.1. ebfm_cfg_rp_ep处理过程 10.5.9.2. ebfm_cfg_decode_bar处理过程
10.5.10. BFM共享存储器访问处理过程 x
10.5.10.1. 共享存储器常量 10.5.10.2. shmem_write任务 10.5.10.3. shmem_read函数 10.5.10.4. shmem_display Verilog HDL函数 10.5.10.5. shmem_fill处理过程 10.5.10.6. shmem_chk_ok函数
10.5.11. BFM日志和消息处理过程 x
10.5.11.1. ebfm_display Verilog HDL函数 10.5.11.2. ebfm_log_stop_sim Verilog HDL函数 10.5.11.3. ebfm_log_set_suppressed_msg_mask任务 10.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 10.5.11.5. ebfm_log_open Verilog HDL函数 10.5.11.6. ebfm_log_close Verilog HDL函数
10.5.12. Verilog HDL格式化函数 x
10.5.12.1. himage1 10.5.12.2. himage2 10.5.12.3. himage4 10.5.12.4. himage8 10.5.12.5. himage16 10.5.12.6. dimage1 10.5.12.7. dimage2 10.5.12.8. dimage3 10.5.12.9. dimage4 10.5.12.10. dimage5 10.5.12.11. dimage6 10.5.12.12. dimage7
11. 故障排查与观察链路 x
11.1. 故障排查 11.2. PCIe链路检查工具概述
11.1. 故障排查 x
11.1.1. Polling.Active状态后仿真进程失败 11.1.2. 硬件启动问题 11.1.3. 链路训练 11.1.4. 使用第三方PCIe分析程序
11.2. PCIe链路检查工具概述 x
11.2.1. PCIe* Link Inspector硬件
11.2.1. PCIe* Link Inspector硬件 x
11.2.1.1. 使能 PCIe* Link Inspector 11.2.1.2. 启动 PCIe* Link Inspector 11.2.1.3. PCIe* Link Inspector LTSSM监控工具 11.2.1.4. 访问配置空间和收发器寄存器 11.2.1.5. 其他状态命令
11.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
11.2.1.3.1. LTSSM监控寄存器 11.2.1.3.2. ltssm_save2file <file_name> 11.2.1.3.3. ltssm_file2console 11.2.1.3.4. ltssm_debug_check 11.2.1.3.5. ltssm_display <num_states> 11.2.1.3.6. ltssm_save_oldstates
11.2.1.4. 访问配置空间和收发器寄存器 x
11.2.1.4.1. PCIe* Link Inspector命令 11.2.1.4.2. NPDME PLL和通道命令 11.2.1.4.3. 寄存器地址映射
11.2.1.5. 其他状态命令 x
11.2.1.5.1. 显示PLL锁定和校准状态寄存器
A. PCI Express核架构 x
A.1. 事务层（Transaction Layer） A.2. 数据链路层（Data Link Layer） A.3. 物理层（Physical Layer）
C. 文档修订历史 x
C.1. L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南
1. 介绍
2. 快速入门指南
3. 接口概述
4. 参数
5. 使用IP Core进行设计
6. 块描述
7. 寄存器
8. DMA描述符控制器的编程模型
9. Avalon® -MM根端口的编程模型
10. Avalon-MM测试台和设计实例
11. 故障排查与观察链路
A. PCI Express核架构
B. 根端口枚举
C. 文档修订历史

1.1. Avalon-MM Interface for PCIe

Intel® Stratix® 10 FPGA包含的可配置，硬协议堆栈适用于符合PCI Express Base Specification 3.0的PCI Express*。该IP核结合了早前 Avalon® 存储器映射（Avalon-MM）和Avalon-MM直接存储访问（DMA）接口的功能。还为 Intel® Stratix® 10提供类似于面向 Arria® 10器件的 Avalon® -MM 和 Avalon® -MM DMA系列的功能。

使用 Avalon® -MM接口的Intel L-/H-Tile Avalon-MM for PCI Express IP核删除了许多与PCIe协议相关的复杂性。它能处理所有Transaction Layer Packet（TLP）编码和解码，简化设计任务。此IP核还包含可选的Read和Write Data Mover模块，有助于创建高性能DMA设计。 Avalon® -MM接口以及Read和Write Data Mover模块都以软逻辑形式实现。

Intel L-/H-Tile Avalon-MM for PCI Express IP Core支持Gen1，Gen2和Gen3数据速率，以及x1，x2，x4和x8配置。x16配置支持Gen1和Gen2数据速率。

注： 另一个IP 核（Intel L-/H-Tile Avalon-MM+ for PCI Express IP核）支持Gen3 x16配置。请参阅Intel L- and H-tile Avalon Memory-mapped+ IP for PCI Express User Guide了解详细信息。
图 1.  Intel® Stratix® 10 PCIe IP核系列和 Avalon® -MM接口
表 1.  PCI Express数据吞吐量

下表显示了Gen1，Gen2和Gen3 PCI Express链路1、2、4、8和16数据通路的理论带宽（不计成本开销）。该表格还提供用于单个发送（TX）或接收（RX）通道的带宽。双工操作时数目翻倍。协议指定Gen1为2.5千兆传输每秒（GT/s），Gen2为5.0 GT/s以及Gen3为8.0 GT/s。Gen1和Gen2采用8B/10B编码并产生20%成本开销。Gen3采用128b/130b编码，产生1.54%成本开销。下表以千兆字节每秒（GBps）为单位显示实际使用的数据带宽。已剔除编码和解码成本开销。

  链路宽度
×1 ×2 ×4 ×8 ×16

PCI Express Gen1 (2.5 Gbps)

2

4

8

16

32

PCI Express Gen2 (5.0 Gbps)

4

8

16

32

64

PCI Express Gen3 (8.0 Gbps)

7.87

15.75

31.5

63

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