仅对英特尔可见 — GUID: lbl1465324348927
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10.5.1. ebfm_barwr规程
10.5.2. ebfm_barwr_imm处理过程
10.5.3. ebfm_barrd_wait处理过程
10.5.4. ebfm_barrd_nowt处理过程
10.5.5. ebfm_cfgwr_imm_wait处理过程
10.5.6. ebfm_cfgwr_imm_nowt处理过程
10.5.7. ebfm_cfgrd_wait处理过程
10.5.8. ebfm_cfgrd_nowt处理过程
10.5.9. BFM配置处理过程
10.5.10. BFM共享存储器访问处理过程
10.5.11. BFM日志和消息处理过程
10.5.12. Verilog HDL格式化函数
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6.1.3.1. 时钟
信号 |
方向 |
说明 |
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refclk | Input |
依据PCI Express Card Electromechanical Specification Revision 2.0定义的IP核输入参考时钟。频率为100 MHz ±300 ppm。以符合 PCIe* 100 ms唤醒时间要求,该时钟必须自由运行。
注: 此输入参考时钟必须保持稳定并在器件上电时自由运行,才能成功器件配置。
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coreclkout_hip | 输出 |
该时钟驱动Data Link,Transaction和Application Layers。对于Application Layer,频率取决于下表中指定的数据速率和lane数目
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