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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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6.5. RX Buffer
Receive Buffer存储从PCI Express链路接收到的TLP。RX Buffer将TLP转发到Application Layer前,会存储全部TLP。
存储全部TLP使IP能够实现两件事:
- IP core can速率匹配PCIe link和Application Layer。
- IP core能够存储TLP,直到完成错误检查。
64 KB RX缓存具有单独的缓存空间分别用于Posted,Non-Posted和Completion TLPS。 header和数据也有各自的分配空间。RX Buffer对全部三种类型的TLP同时使能全带宽RX流量。
RX缓存区段 | 信用数量 | 缓存容量 |
---|---|---|
Posted | 发布的header:127 credits 发布的数据:750 credits |
~14 KB |
Non-posted | 非发布的headers信用:115 credits 非发布的数据信用:230 credits |
~5.5 KB |
Completions | Completion headers: 770 credits Completion data: 2500 credits |
~50 KB |
RX缓存只操作在Store and Forward Queue模式下。不支持Bypass和Cut-through模式。
对发布和非发布的缓存区段的流程控制信用检查可以防止RX缓存上溢。PCI Express Base Specification Revision 3.0需要IP core显示无限的Completion信用。Application Layer必须管理Read Requests,以免上溢Completion缓存区段。