用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

ID 683111
日期 12/06/2017
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5.6. 通道布局和PLL使用

下图显示了Hard Reset Controller (HRC)和PLL与 Intel® Stratix® 10的 Gen1,Gen2和Gen3, x1, x2, x4, x8和x16 variants之间的通道布局和连接。

对于连接到Application Layer的 Avalon® -ST and Avalon® -MM接口,通道布局是相同的。

注: Stratix® 10器件中的所有PCIe hard IP实例都是Gen3 x16。Hard Reset Controller驱动全部16个通道。然而,当使用少于16个通道时,通道8-15可用于其他协议。请参考Channel Availability获得更多信息。
图 23. Gen1 and Gen2 x1
图 24. Gen1 and Gen2 x2
图 25. Gen1 and Gen2 x4
图 26. Gen1 and Gen2 x8
图 27. Gen1 and Gen2 x16
图 28. Gen3 x1
图 29. Gen3 x2
图 30. Gen3 x4
图 31. Gen3 x8