6.1.2. Avalon-ST 256-Bit RX接口

用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

下载 PDF

ID 683111

日期 12/06/2017

版本 17.1

Public

仅对英特尔可见 — GUID： lbl1465256705705

Ixiasoft

查看详细信息

6.1.2. Avalon-ST 256-Bit RX接口

Application Layer通过Avalon-ST RX接口来接收PCIe IP core的Transaction Layer的数据。这是一个256-bit接口。

表 28. 256‑Bit Avalon-ST RX数据通路
信号	方向	说明
`rx_st_data[255:0]`	Output	接收数据总线。Application Layer在此总线上接收Transaction Layer的数据。请参考TLP Header and Data Alignment for the Avalon-ST TX and Avalon-ST RX Interfaces来了解TLP header的布局和数据。
`rx_st_sop`	Output	当`rx_st_sop`和`rx_st_valid`都被置位时，标记TLP的第一个周期。
`rx_st_eop`	Output	当`rx_st_eop`和`rx_st_valid`都被置位时，标记TLP的最后一个周期。
`rx_st_ready`	Input	表明Application Layer以准备好接收数据。Application Layer置低此信号来限制数据流。
`rx_st_valid`	Output	钟控(clock)`rx_st_data`到Application Layer中。 Stratix® 10器件的`rx_st_ready_i`到`rx_st_valid`的延迟是17个周期。当`rx_st_ready` ready置低时，`rx_st_valid`必须在17个周期内置低。当`rx_st_ready` ready置低时，`rx_st_valid`必须在17个周期内重新置位(如果有更多的数据要发送)。为实现最大吞吐量，Intel建议测量RX缓冲器的大小，以避免`rx_st_ready`的置低。请参考Avalon-ST RX Interface rx_st_valid Deasserts来查看显示此行为的时序图。
`rx_st_bar_range[2:0]`	Output	指定输出的TLP的bar。下面编码定义为： 000: Memory Bar 0 001: Memory Bar 1 010: Memory Bar 2 011: Memory Bar 3 100: Memory Bar 4 101: Memory Bar 5 110: I/O BAR 111: Expansion ROM BAR
`rx_st_vf_active`	Output	置位时，接收的TLP使用VF bar。`rx_st_sop`置位时有效。置位时，TLP使用PF，`rx_st_func_num`端口驱动功能数量(function number)。 . 当多个功能使能时有效。
`rx_st_func_num[1:0]`	Output	指定接收的TLP的目标功能数。应用使用此信息对request和completion TLP布线数据包。对于completion TLP，指定此completion TLP的requestor的PF数量。如果TLP使用 VF[`<m>`, `<n>`]，此总线承载PF`<m>`信息。当多个功能使能时有效。
`rx_st_vf_num[10:0]`	Output	指定接收的TLP的目标VF数`rx_st_data[255:0]`。应用将此信息用于request和completion TLP。对于completion TLP，指定此completion TLP的requester的VF数。当`rx_st_vf_active`置位时有效。如果TLP使用VF[`<m>`, `<n>`]，此总线承载VF`<n>`信息。当多个功能使能时有效。
`rx_st_empty[2:0]`		指定`rx_st_eop`信号置位时空双字(dword)的数量。`rx_st_eop`置低时无效。