用于 PCIe* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single Root I/O Virtualization (SR-IOV)接口用户指南

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ID 683111
日期 12/06/2017
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1. 介绍 2. 快速入门指南 3. 接口概述 4. 参数 5. 使用IP Core进行设计 6. 模块描述 7. 中断 8. 寄存器 9. 测试台和设计实例 10. 故障排查与观察链路 A. PCI Express核架构 B. TX信用调整示例代码 C. 文档修订历史
1. 介绍 x
1.1. 用于PCIe包含可选SR-IOV的Avalon-ST接口简介(Avalon-ST Interface with Optional SR-IOV for PCIe Introduction) 1.2. 特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 建议的速度等级 1.6. 性能和资源利用 1.7. 收发器瓦片(Transceiver Tiles) 1.8. PCI Express IP Core封装布局 1.9. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例并为器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序
3. 接口概述 x
3.1. Avalon-ST RX接口 3.2. Avalon-ST TX接口 3.3. TX信用接口(TX Credit Interface) 3.4. TX和RX串行数据 3.5. 时钟 3.6. 功能级复位接口(Function-Level Reset (FLR) Interface) 3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV) 3.8. 配置扩展总线接口(Configuration Extension Bus Interface) 3.9. Hard IP重配置接口 3.10. 中断接口 3.11. 电源管理接口(Power Management Interface) 3.12. 复位(Reset) 3.13. 传输层配置接口 3.14. PLL重配置接口 3.15. PIPE接口(仅适用于仿真)
4. 参数 x
4.1. Stratix 10 Avalon-ST设置 4.2. 多功能和SR-IOV系统设置 4.3. 基地址寄存器(Base Address Register) 4.4. 器件标识寄存器(Device Identification Register) 4.5. TPH/ATS功能 4.6. PCI Express和PCI性能参数 4.7. 配置，调试和扩展选项 4.8. PHY特征(PHY Characteristics) 4.9. Intel® Stratix® 10实例设计
4.6. PCI Express和PCI性能参数 x
4.6.1. 器件性能(Device Capabilities) 4.6.2. 链路Capability 4.6.3. MSI和MSI-X性能 4.6.4. 插槽Capability 4.6.5. 电源管理 4.6.6. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)
5. 使用IP Core进行设计 x
5.1. 生成（Generation） 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 综合与实现 5.5. 所要求的IP Core 5.6. 通道布局和PLL使用
5.2. 仿真 x
5.2.1. 选择串行或PIPE仿真
5.4. 综合与实现 x
5.4.1. 时钟要求 5.4.2. 复位要求
5.5. 所要求的IP Core x
5.5.1. Hard Reset Controller 5.5.2. TX PLL
6. 模块描述 x
6.1. 接口 6.2. Application Layer报告的错误 6.3. 功耗管理 6.4. 传输排序(Transaction Ordering) 6.5. RX Buffer
6.1. 接口 x
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐 6.1.2. Avalon-ST 256-Bit RX接口 6.1.3. Avalon-ST 512-Bit RX接口 6.1.4. Avalon-ST 256-Bit TX接口 6.1.5. Avalon-ST 512-Bit TX接口 6.1.6. TX信用接口(TX Credit Interface) 6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface) 6.1.8. 时钟 6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release) 6.1.10. 复位(Resets) 6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface) 6.1.12. 中断 6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV) 6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface) 6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface) 6.1.16. 硬核IP状态接口(Hard IP Status Interface) 6.1.17. 串行数据接口 6.1.18. PIPE接口 6.1.19. Hard IP重配置 6.1.20. 功耗管理接口(Power Management Interface) 6.1.21. 测试接口 6.1.22. PLL IP重配置 6.1.23. 消息处理(Message Handling)
6.1.2. Avalon-ST 256-Bit RX接口 x
6.1.2.1. Avalon-ST RX接口三双字和四双字TLP (Avalon-ST Interface Three- and Four-Dword TLP) 6.1.2.2. 256-Bit接口的Avalon-ST RX接口rx_st_ready置低 6.1.2.3. Avalon-ST RX接口rx_st_valid置低 6.1.2.4. Avalon-ST RX背对背传输(Avalon-ST RX Back-to-Back Transmission) 6.1.2.5. Avalon-ST RX接口单周期TLP
6.1.3. Avalon-ST 512-Bit RX接口 x
6.1.3.1. 使用512-Bit接口的PCIe TLP布局
6.1.4. Avalon-ST 256-Bit TX接口 x
6.1.4.1. Avalon-ST TX Three- and Four-Dword TLPs 6.1.4.2. Avalon-ST TX接口tx_st_ready置低 6.1.4.3. Avalon-ST TX背对背传输(Avalon-ST TX Back-to-Back Transmission)
6.1.12. 中断 x
6.1.12.1. MSI和传统中断
6.1.23. 消息处理(Message Handling) x
6.1.23.1. 端点接收到的消息(Endpoint Received Messages) 6.1.23.2. 端点传输的消息(Endpoint Transmitted Messages) 6.1.23.3. 根端口收到的消息(Root Port Received Messages) 6.1.23.4. 根端口发送的消息(Root Port Transmitted Messages)
6.2. Application Layer报告的错误 x
6.2.1. 错误处理(Error Handling)
6.3. 功耗管理 x
6.3.1. Endpoint D3 Entry 6.3.2. End Point D3退出 6.3.3. 从D3 hot退出 6.3.4. 从D3 cold退出 6.3.5. 活动状态功耗管理(Active State Power Management)
6.4. 传输排序(Transaction Ordering) x
6.4.1. TX TLP排序 6.4.2. RX TLP排序
6.5. RX Buffer x
6.5.1. 重试缓存(Retry Buffer) 6.5.2. 配置重试状态(Configuration Retry Status)
7. 中断 x
7.1. 端点的中断
7.1. 端点的中断 x
7.1.1. MSI和传统中断 7.1.2. MSI-X 7.1.3. 实现MSI-X中断 7.1.4. 传统中断
8. 寄存器 x
8.1. 配置空间寄存器
8.1. 配置空间寄存器 x
8.1.1. 寄存器访问定义 8.1.2. PCI配置头（header）寄存器 8.1.3. PCI Express性能结构 8.1.4. Intel定义的VSEC Capability头 8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register) 8.1.6. 不可纠正的内部错误状态寄存器 8.1.7. 不可纠正的内部错误掩码寄存器 8.1.8. 可纠正的内部错误状态寄存器 8.1.9. 可纠正的内部错误掩码寄存器 8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.4. Intel定义的VSEC Capability头 x
8.1.4.1. Intel定义的供应商特定Header 8.1.4.2. Intel Marker 8.1.4.3. JTAG Silicon ID 8.1.4.4. 用户可配置器件和电路板ID
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map) x
8.1.10.1. ARI Enhanced Capability Header 8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers) 8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers) 8.1.10.4. VF Device ID Register 8.1.10.5. Page Size Registers 8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5) 8.1.10.7. Secondary PCI Express Extended Capability Header 8.1.10.8. 通道状态寄存器(Lane Status Registers) 8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header 8.1.10.10. TPH Requester Capability Register 8.1.10.11. TPH Requester Control Register 8.1.10.12. Address Translation Services ATS Enhanced Capability Header 8.1.10.13. ATS Capability Register and ATS Control Register
9. 测试台和设计实例 x
9.1. 端点测试台(Endpoint Testbench) 9.2. 测试驱动器模块(Test Driver Module) 9.3. 根端口BFM概述(Root Port BFM Overview) 9.4. BFM处理过程与函数
9.1. 端点测试台(Endpoint Testbench) x
9.1.1. SR-IOV的端点测试台
9.3. 根端口BFM概述(Root Port BFM Overview) x
9.3.1. BFM存储器映射 9.3.2. 配置空间总线和器件编号 9.3.3. 根端口和端点的配置(Configuration of Root Port and Endpoint ) 9.3.4. 发出读写传输到应用层
9.4. BFM处理过程与函数 x
9.4.1. ebfm_barwr处理过程 9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure) 9.4.3. ebfm_barrd_wait处理过程 9.4.4. ebfm_barrd_nowt处理过程 9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure) 9.4.6. ebfm_cfgwr_imm_nowt处理过程 9.4.7. ebfm_cfgrd_wait处理过程 9.4.8. ebfm_cfgrd_nowt处理过程 9.4.9. BFM配置过程 9.4.10. BFM共享存储器访问过程 9.4.11. BFM日志和消息过程 9.4.12. Verilog HDL格式化函数
9.4.9. BFM配置过程 x
9.4.9.1. ebfm_cfg_rp_ep规程 9.4.9.2. ebfm_cfg_decode_bar处理过程
9.4.10. BFM共享存储器访问过程 x
9.4.10.1. 共享存储器常量 9.4.10.2. shmem_write任务 9.4.10.3. shmem_read函数 9.4.10.4. shmem_display Verilog HDL函数 9.4.10.5. shmem_fill处理过程 9.4.10.6. shmem_chk_ok函数
9.4.11. BFM日志和消息过程 x
9.4.11.1. ebfm_display Verilog HDL函数 9.4.11.2. ebfm_log_stop_sim Verilog HDL函数 9.4.11.3. ebfm_log_set_suppressed_msg_mask任务 9.4.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 9.4.11.5. ebfm_log_open Verilog HDL函数 9.4.11.6. ebfm_log_close Verilog HDL函数
9.4.12. Verilog HDL格式化函数 x
9.4.12.1. himage1 9.4.12.2. himage2 9.4.12.3. himage4 9.4.12.4. himage8 9.4.12.5. himage16 9.4.12.6. dimage1 9.4.12.7. dimage2 9.4.12.8. dimage3 9.4.12.9. dimage4 9.4.12.10. dimage5 9.4.12.11. dimage6 9.4.12.12. dimage7
10. 故障排查与观察链路 x
10.1. 故障排查 10.2. PCIe链路检查工具概述
10.1. 故障排查 x
10.1.1. Polling.Active状态后仿真进程失败 10.1.2. 硬件启动问题 10.1.3. 链路训练 10.1.4. 链路在L0状态挂起(Link Hangs in L0 State) 10.1.5. 使用第三方PCIe分析程序 10.1.6. BIOS枚举问题
10.2. PCIe链路检查工具概述 x
10.2.1. PCIe* Link Inspector硬件
10.2.1. PCIe* Link Inspector硬件 x
10.2.1.1. 使能 PCIe* Link Inspector 10.2.1.2. 运行 PCIe* Link Inspector 10.2.1.3. PCIe* Link Inspector LTSSM监控工具 10.2.1.4. 访问配置空间和收发器寄存器 10.2.1.5. 其他状态命令
10.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
10.2.1.3.1. LTSSM监控寄存器 10.2.1.3.2. ltssm_save2file <file_name> 10.2.1.3.3. ltssm_debug_check 10.2.1.3.4. ltssm_display <num_states>
10.2.1.4. 访问配置空间和收发器寄存器 x
10.2.1.4.1. PCIe* Link Inspector命令 10.2.1.4.2. ADME PLL和通道命令 10.2.1.4.3. 寄存器地址映射
10.2.1.5. 其他状态命令 x
10.2.1.5.1. 显示PLL锁定和校准状态寄存器
A. PCI Express核架构 x
A.1. 传输层(Transaction Layer) A.2. 数据链路层(Data Link Layer) A.3. 物理层(Physical Layer)
C. 文档修订历史 x
C.1. 用于 PCI Express* 解决方案的 Intel® Stratix® 10 Avalon® -ST和Single-Root I/O Virtualization (SR-IOV)接口用户指南的文档修订历史
1. 介绍
2. 快速入门指南
3. 接口概述
4. 参数
5. 使用IP Core进行设计
6. 模块描述
7. 中断
8. 寄存器
9. 测试台和设计实例
10. 故障排查与观察链路
A. PCI Express核架构
B. TX信用调整示例代码
C. 文档修订历史

6.1.10. 复位(Resets)

嵌入式硬复位控制器(HRC)为PCIe内核逻辑，PMA，PCS和Application生成复位。为满足100 ms PCIe配置时间，嵌入式复位控制器要连接到SDM。此连接使FPGA外设能够在编程FPGA架构之前配置并开始操作。

复位逻辑需要一个自由运行的时钟，此时钟在SDM置位iocsrrdy时是稳定的，并可用于 IP core。延迟版本的iocsrrdy, (iocsrrdy_dly)在控制和状态寄存器初始化和收发器配置完成后置位。

图 50.  Intel® Stratix® 10 Hard IP for PCI Express Reset ControllerHard IP for PCIe中显示的信号是在硬核逻辑中实现的，不可用于探测。
表 36.  复位

信号

方向

说明
currentspeed[1:0] Output

表示PCIe模块的当前速度。

以下编码定义为：
  • 2'b00: Undefined
  • 2'b01: Gen1
  • 2'b10: Gen2
  • 2'b11: Gen3
npor

Input

 Application Layer驱动此低电平有效复位信号(active low reset signal)。npor复位整个 IP core，PCS，PMA和PLL。npor应该至少保持20 ns。Gen3 x16 variants，应该保持npor至少10个周期。此信号是边沿敏感的，而不是电平敏感的；因此，此信号上的低值不会将定制逻辑保持在复位状态。此信号不能被禁止。
pin_perst

Input

 器件的PCIe复位管脚上的低电平有效复位。复位数据通路和控制寄存器。

pld_clk_inuse

Output 此复位信号具有与reset_status信号同样的效果。此信号用于向后兼容 Arria® 10器件。

pld_core_ready

Input 置位时，表明Application Layer已准备就绪。IP core能够在此信号置位后释放复位。

reset_status

Output 高电平有效复位状态。高电平时表明IP core没有准备好用于用户模式。仅当npor置低时，并且IP core没有处于复位状态时，reset_status才置低。使用reset_status来驱动应用的复位。同步到coreclkout_hip。

clr_st

Output

clr_st具有与reset_status相同的功能，用于向后兼容以前的器件系列。

serdes_pll_locked

Output

置位时，表明生成coreclkout_hip的PLL被锁定。在pipe仿真模式中，此信号始终置位。

二级标题