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3.1. Avalon-ST RX接口
3.2. Avalon-ST TX接口
3.3. TX信用接口(TX Credit Interface)
3.4. TX和RX串行数据
3.5. 时钟
3.6. 功能级复位接口(Function-Level Reset (FLR) Interface)
3.7. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
3.8. 配置扩展总线接口(Configuration Extension Bus Interface)
3.9. Hard IP重配置接口
3.10. 中断接口
3.11. 电源管理接口(Power Management Interface)
3.12. 复位(Reset)
3.13. 传输层配置接口
3.14. PLL重配置接口
3.15. PIPE接口(仅适用于仿真)
6.1.1. Avalon-ST RX和TX接口的TLP Header和Data对齐
6.1.2. Avalon-ST 256-Bit RX接口
6.1.3. Avalon-ST 512-Bit RX接口
6.1.4. Avalon-ST 256-Bit TX接口
6.1.5. Avalon-ST 512-Bit TX接口
6.1.6. TX信用接口(TX Credit Interface)
6.1.7. 解释TX信用接口(Interpreting the TX Credit Interface)
6.1.8. 时钟
6.1.9. 更新流程控制计时器和信用释放(Update Flow Control Timer and Credit Release)
6.1.10. 复位(Resets)
6.1.11. 功能级复位接口(Function-Level Reset (FLR) Interface)
6.1.12. 中断
6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
6.1.14. 传输层配置空间接口(Transaction Layer Configuration Space Interface)
6.1.15. 配置扩展总线接口(Configuration Extension Bus Interface)
6.1.16. 硬核IP状态接口(Hard IP Status Interface)
6.1.17. 串行数据接口
6.1.18. PIPE接口
6.1.19. Hard IP重配置
6.1.20. 功耗管理接口(Power Management Interface)
6.1.21. 测试接口
6.1.22. PLL IP重配置
6.1.23. 消息处理(Message Handling)
8.1.1. 寄存器访问定义
8.1.2. PCI配置头(header)寄存器
8.1.3. PCI Express性能结构
8.1.4. Intel定义的VSEC Capability头
8.1.5. 通用控制和状态寄存器(General Purpose Control and Status Register)
8.1.6. 不可纠正的内部错误状态寄存器
8.1.7. 不可纠正的内部错误掩码寄存器
8.1.8. 可纠正的内部错误状态寄存器
8.1.9. 可纠正的内部错误掩码寄存器
8.1.10. SR-IOV虚拟化扩展功能寄存器地址映射(SR-IOV Virtualization Extended Capabilities Registers Address Map)
8.1.10.1. ARI Enhanced Capability Header
8.1.10.2. SR-IOV增强性能寄存器(SR-IOV Enhanced Capability Registers)
8.1.10.3. 初始VF和总共VF寄存器(Initial VFs and Total VFs Registers)
8.1.10.4. VF Device ID Register
8.1.10.5. Page Size Registers
8.1.10.6. VF基地址寄存器(BARs) 0-5 (VF Base Address Registers (BARs) 0-5)
8.1.10.7. Secondary PCI Express Extended Capability Header
8.1.10.8. 通道状态寄存器(Lane Status Registers)
8.1.10.9. Transaction Processing Hints (TPH) Requester Enhanced Capability Header
8.1.10.10. TPH Requester Capability Register
8.1.10.11. TPH Requester Control Register
8.1.10.12. Address Translation Services ATS Enhanced Capability Header
8.1.10.13. ATS Capability Register and ATS Control Register
9.4.1. ebfm_barwr处理过程
9.4.2. ebfm_barwr_imm过程(ebfm_barwr_imm Procedure)
9.4.3. ebfm_barrd_wait处理过程
9.4.4. ebfm_barrd_nowt处理过程
9.4.5. ebfm_cfgwr_imm_wait过程(ebfm_cfgwr_imm_wait Procedure)
9.4.6. ebfm_cfgwr_imm_nowt处理过程
9.4.7. ebfm_cfgrd_wait处理过程
9.4.8. ebfm_cfgrd_nowt处理过程
9.4.9. BFM配置过程
9.4.10. BFM共享存储器访问过程
9.4.11. BFM日志和消息过程
9.4.12. Verilog HDL格式化函数
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6.1.13. SR-IOV的控制阴影接口(Control Shadow Interface for SR-IOV)
控制阴影接口对位于SR-IOV Bridge中的PCI and PCI Express Configuration Spaces中的某些VF Control Register域的当前设置提供访问。此接口仅用于H-Tile器件。
此接口用于以下目的:
- 使用ctl_shdw_update输出和以下定义的相关输出信号来监控特定的VF寄存器。
- 使用ctl_shdw_req_all输入对所有活动的VF请求寄存器域的全面扫描,以监控所有VF寄存器。
信号 |
方向 |
说明 |
---|---|---|
ctl_shdw_update | Output | 当更新一个或多个正在监控的寄存器域时,SR-IOV Bridge置位此输出1个时钟周期。ctl_shdw_cfg输出驱动新值。ctl_shdw_pf_num, ctl_shdw_vf_num和 ctl_shdw_vf_active标识VF和其PF。 |
ctl_shdw_pf_num[<n>-1:0] |
Output | 标识寄存器设置在ctl_shdw_cfg输出上的PF。当功能是VF时,此输入指定VF连接的PF数量。 |
ctl_shdw _vf_active | Output | 置位时,表明寄存器设置在ctl_shdw_cfg输出上的功能是VF。ctl_shdw_vf_num驱动VF数量偏移(number offset)。 |
ctl_shdw_vf_num[10:0] | Output | 标识VF数量偏移,当ctl_shdw _vf_active置位时,此VF的寄存器设置在ctl_shdw_cfg输出上,值的范围从0-(<n>-1) ,其中,<n>是与相关PF连接的VF数量。 |
ctl_shdw_cfg[6:0] | Output | 当ctl_shdw_update置位时,此输出提供相关功能的寄存器域的当前设置。这些比特指定了以下寄存器域:
|
ctl_shdw_req_all | Input | 置位时,请求对正在监视的所有活动Function的寄存器域进行完整扫描。当ctl_shdw_req_all输入置位时,SR-IOV Bridge接将循环通过每个VF。它提供所有寄存器域的当前值。如果在扫描期间出现Configuration Write,那么SR-IOV Bridge会中断扫描以输出新设置。然后重新开始扫描,从更新的VF设置开始依次继续。 SR-IOV Bridge在每个扫描周期结束时检查ctl_shdw_req_all的状态。如果该输入置位,它将开始一个新的扫描周期。 将此输入连接到逻辑1以连续扫描功能。 |