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5.3.1. 存储器接口
| 编号 | 是否完成? | 检查表项目 |
|---|---|---|
| 1 | 每个存储器接口都使用External Memory Interfaces Intel® Agilex™ 核，并遵循 Intel® Agilex™ FPGA External Memory Interface Overview和External Memory Interfaces IP - Support Center网页中的连接指导和限制。 | |
| 2 | 对于给定的bank，大多数存储器管脚都连接到专用位置。请参阅 Intel® Agilex™ 器件系列管脚连接指导和 Intel® Agilex™ 外部存储器接口管脚信息了解有关管脚分配的信息。 |
Intel® Agilex™ 器件提供高效的体系结构，使其小型模块化I/O bank快速且轻松适应多种外部存储器接口。对于不支持收发器的器件， Intel® Agilex™ FPGA支持该器件各位置的任意I/O bank连接DDR外部存储器。
优化自校准External Memory Interfaces IP核以利用 Intel® Agilex™ I/O结构优势。External Memory Interfaces IP核支持设置外部存储器接口功能，并帮助设置最适合系统使用的物理接口（PHY）。当使用Intel存储控制器 Intel® FPGA IP功能时，External Memory Interfaces IP 核被自动例化。如果将多个存储器接口设计到使用Intel FPGA IP核的器件中，就需要为每个实例生成一个唯一接口，这样不仅能确保取得良好效果，还不会因为只设计了一个接口，而需要多次例化。
数据选通DQS和数据DQ管脚位于 Intel® Agilex™ 器件中的固定位置。设计器件管脚之前，请参阅 Intel® Agilex™ FPGA External Memory Interface Overview中的存储器接口指导了解连接这些信号和其他存储器相关信号的详细信息和重要规定。
通过使用PHY Lite for Parallel Interfaces IP核可以实现 Intel® Agilex™ External Memory Interfaces FPGA IP核所不支持的协议。
地址/命令bank中的地址和命令管脚必须遵循固定管脚说明（pin-out）方案，（详见IP核生成的 <variation_name>_readme.txt文件中的定义说明）。管脚说明（pin-out）方案因存储器接口拓扑结构的不同而各不相同。管脚说明（pin-out）方案是必须遵循的硬件要求。部分方案需要3条数据通路（lane）来执行地址和命令管脚，而其他有些方案则需要4条。