AN 886: Intel® Agilex™ SoC器件设计指南

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ID 683634
日期 1/22/2021
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文档目录 x
1. 介绍 Intel® Agilex™ 器件设计指南 2. 系统规范 3. 器件选择 4. 安全考量 5. 设计条目 6. 电路板和软件考量 7. 设计实现、分析、优化和验证 8. 调试 9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南
1. 介绍 Intel® Agilex™ 器件设计指南 x
1.1. 设计流程 1.2. Intel® Agilex™ 器件设计指南介绍修订历史
2. 系统规范 x
2.1. 设计规范 2.2. 安装 Intel® Quartus® Prime 软件 2.3. IP选择 2.4. 仿真 2.5. 准备设计条目 2.6. I/O摘要 2.7. 在器件中使用 Intel® Agilex™ HPS 2.8. 系统规范修订历史
2.3. IP选择 x
2.3.1. 评估可用HPS IP 2.3.2. 选择软IP和I/O接口
2.3.2. 选择软IP和I/O接口 x
2.3.2.1. IP核
2.5. 准备设计条目 x
2.5.1. 代码风格和设计建议 2.5.2. Platform Designer
3. 器件选择 x
3.1. 器件种类 3.2. PLL和时钟布线 3.3. 逻辑、存储器和乘法器密集度 3.4. I/O管脚数、LVDS SERDES通道和封装形式 3.5. 速度等级 3.6. 纵向器件移植 3.7. 器件选择修订历史
4. 安全考量 x
4.1. 安全考量修订历史
5. 设计条目 x
5.1. SoC器件的设计条目 5.2. 仅FPGA器件的设计条目 5.3. EMIF考量 5.4. Nios® II 5.5. 收发器规划 5.6. 重新配置 5.7. 设计条目修订历史
5.1. SoC器件的设计条目 x
5.1.1. 防火墙规划 5.1.2. 引导与配置考量 5.1.3. HPS时钟和复位设计考量 5.1.4. 复位配置 5.1.5. HPS管脚复用设计考量 5.1.6. HPS I/O设置：约束和驱动强度 5.1.7. HPS接口设计指南 5.1.8. FPGA和HPS之间的接口 5.1.9. 实现 Intel® Agilex™ HPS组件
5.1.2. 引导与配置考量 x
5.1.2.1. 选择HPS引导选项 5.1.2.2. 配置源 5.1.2.3. 远程系统更新(RSU)
5.1.3. HPS时钟和复位设计考量 x
5.1.3.1. HPS时钟规划 5.1.3.2. 早期管脚规划与I/O约束分析 5.1.3.3. HPS时钟，复位和PoR的管脚功能与连接 5.1.3.4. Remote System Update (RSU) 功能的Direct to Factory Pin支持 5.1.3.5. 内部时钟 5.1.3.6. HPS外设复位管理
5.1.4. 复位配置 x
5.1.4.1. HPS外设复位管理 5.1.4.2. 系统复位考量
5.1.7. HPS接口设计指南 x
5.1.7.1. 选择PHY接口的设计考量 5.1.7.2. USB接口设计指南 5.1.7.3. SD/MMC和eMMC Card接口设计指南 5.1.7.4. Flash接口设计指南 5.1.7.5. UART接口设计指南 5.1.7.6. I2C接口设计指南
5.1.7.1. 选择PHY接口的设计考量 x
5.1.7.1.1. HPS EMAC PHY接口 5.1.7.1.2. RMII和RGMII PHY接口 5.1.7.1.3. 通过FPGA I/O连接的PHY接口 5.1.7.1.4. 考虑器件驱动器可用性 5.1.7.1.5. MDIO 5.1.7.1.6. 信号完整性
5.1.7.4. Flash接口设计指南 x
5.1.7.4.1. NAND Flash接口设计指南
5.1.8. FPGA和HPS之间的接口 x
5.1.8.1. HPS存储器映射接口概述 5.1.8.2. 建议的系统拓扑 5.1.8.3. SoC-to-FPGA接口设计的建议起点 5.1.8.4. 有关如何配置和使用桥接的信息
5.1.8.1. HPS存储器映射接口概述 x
5.1.8.1.1. SoC-to-FPGA桥接 5.1.8.1.2. 轻量级SoC-to-FPGA桥接 5.1.8.1.3. FPGA-to-SoC桥接 5.1.8.1.4. 接口带宽
5.1.8.2. 建议的系统拓扑 x
5.1.8.2.1. 系统级高速缓存一致性 5.1.8.2.2. HPS访问到FPGA架构 5.1.8.2.3. MPU与FPGA共享数据 5.1.8.2.4. 从FPGA进行可高速缓存和不可高速缓存数据访问的实例
5.2. 仅FPGA器件的设计条目 x
5.2.1. 时钟和复位设计考量 5.2.2. I/O和时钟规划
5.2.2. I/O和时钟规划 x
5.2.2.1. 实现FPGA管脚分配 5.2.2.2. FPGA器件的早期管脚规划与I/O分配分析 5.2.2.3. I/O特性与管脚连接 5.2.2.4. 时钟和PLL选择 5.2.2.5. PLL特性指南 5.2.2.6. 时钟控制特性 5.2.2.7. I/O同步开关噪声
5.2.2.3. I/O特性与管脚连接 x
5.2.2.3.1. I/O信令类型 5.2.2.3.2. 可选的I/O标准和灵活的I/O Bank检查表 5.2.2.3.3. 两用和特殊管脚连接 5.2.2.3.4. Intel® Agilex™ I/O特性
5.2.2.5. PLL特性指南 x
5.2.2.5.1. 时钟反馈模式 5.2.2.5.2. 时钟输出
5.3. EMIF考量 x
5.3.1. 存储器接口 5.3.2. HPS EMIF设计考量 5.3.3. FPGA EMIF设计考量
5.3.2. HPS EMIF设计考量 x
5.3.2.1. HPS连接SDRAM的注意事项 5.3.2.2. HPS EMIF I/O位置 5.3.2.3. HPS存储器调试
6. 电路板和软件考量 x
6.1. 系统和电路板早期规划 6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 6.3. 电路板设计的管脚连接考量 6.4. 电路板考量修订历史
6.1. 系统和电路板早期规划 x
6.1.1. SmartVID 6.1.2. 早期功耗评估 6.1.3. 散热管理和设计 6.1.4. 使用温度感应的散热管理 6.1.5. 电压传感器 6.1.6. 器件上电 6.1.7. 电源管脚连接和电源 6.1.8. 器件配置规划
6.1.7. 电源管脚连接和电源 x
6.1.7.1. 去耦电容 6.1.7.2. PLL电路板设计指南 6.1.7.3. 收发器电路板设计指南
6.1.8. 器件配置规划 x
6.1.8.1. 器件上电循环和重新配置 6.1.8.2. 配置方案选择 6.1.8.3. 配置特性 6.1.8.4. Intel® Quartus® Prime配置设置 6.1.8.5. 配置管脚连接
6.1.8.2. 配置方案选择 x
6.1.8.2.1. 串行配置器件 6.1.8.2.2. 下载电缆
6.1.8.4. Intel® Quartus® Prime配置设置 x
6.1.8.4.1. 可选配置管脚 6.1.8.4.2. 两用配置管脚
6.1.8.5. 配置管脚连接 x
6.1.8.5.1. 配置管脚电压电平 6.1.8.5.2. 时钟走线信号完整性 6.1.8.5.3. JTAG引脚 6.1.8.5.4. MSEL配置模式管脚 6.1.8.5.5. 其他配置管脚
6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 x
6.2.1. HPS的边界扫描 6.2.2. 嵌入式软件调试和跟踪
6.3. 电路板设计的管脚连接考量 x
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 6.3.2. 信号完整性考量 6.3.3. 板级仿真和高级I/O时序分析
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 x
6.3.1.1. 未使用的管脚
6.3.2. 信号完整性考量 x
6.3.2.1. 高速电路板设计 6.3.2.2. 电压参考管脚 6.3.2.3. 同步开关噪声 6.3.2.4. I/O终端匹配
7. 设计实现、分析、优化和验证 x
7.1. 选择综合工具 7.2. 器件资源利用报告 7.3. Intel® Quartus® Prime消息 7.4. 时序约束和分析 7.5. 面积与时序优化 7.6. 保留性能和减少编译时间 7.7. 使用 Intel® Hyperflex™ 进行设计 7.8. 仿真 7.9. 功耗分析（Power Analysis） 7.10. 功耗优化 7.11. 设计实现、分析、优化和验证修订历史
7.4. 时序约束和分析 x
7.4.1. 建议的时序优化和分析约束
7.10. 功耗优化 x
7.10.1. 器件和设计功耗优化技术 7.10.2. Intel® Quartus® Prime功耗优化技术
7.10.1. 器件和设计功耗优化技术 x
7.10.1.1. 器件速度等级 7.10.1.2. 时钟电源管理 7.10.1.3. 降低存储器功耗 7.10.1.4. I/O功耗指南
7.10.2. Intel® Quartus® Prime功耗优化技术 x
7.10.2.1. Power Optimization Advisor
8. 调试 x
8.1. 片上调试概述 8.2. 片上调试工具 8.3. 调试的修订历史
8.1. 片上调试概述 x
8.1.1. 调试工具规划指导
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南 x
9.1. 概述 9.2. Golden Hardware Reference Design (GHRD) 9.3. 定义软件要求 9.4. 定义软件体系结构 9.5. 选择软件工具 9.6. 选择Bootloader软件 9.7. 选择应用程序的操作系统 9.8. 组装Linux*的软件开发平台 9.9. 组装Partner OS或RTOS的软件开发平台 9.10. 驱动程序考量 9.11. 引导与配置考量 9.12. System Reset考量 9.13. Flash考量 9.14. 开发应用程序 9.15. 测试和验证 9.16. 嵌入式软件设计指南修订历史
9.5. 选择软件工具 x
9.5.1. 选择软件构建工具 9.5.2. 选择软件调试工具 9.5.3. 选择软件跟踪工具
9.7. 选择应用程序的操作系统 x
9.7.1. 使用Linux*或RTOS 9.7.2. 将Bootloader用作Bare-Metal Framework 9.7.3. 使用Symmetrical（对称）与Asymmetrical（非对称） 多处理 (SMP vs. AMP) 模式
9.8. 组装Linux*的软件开发平台 x
9.8.1. 组装Linux*的Golden System Reference Design (GSRD) 9.8.2. 源代码管理考量
9.11. 引导与配置考量 x
9.11.1. 配置源 9.11.2. Configuration Flash Memory(配置闪存存储器) 9.11.3. 配置时钟 9.11.4. 选择HPS引导选项 9.11.5. HPS引导源 9.11.6. 远程系统更新（RSU）
9.13. Flash考量 x
9.13.1. Flash编程方法 9.13.2. 使用单个flash进行FPGA配置和HPS大容量存储
1. 介绍 Intel® Agilex™ 器件设计指南
2. 系统规范
3. 器件选择
4. 安全考量
5. 设计条目
6. 电路板和软件考量
7. 设计实现、分析、优化和验证
8. 调试
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南

6.1.8.5.3. JTAG引脚

表 72.  JTAG管脚检查表
编号 是否完成? 检查表项目
1   将未使用的JTAG管脚连接到一个稳定的电压电平。

由于JTAG配置优先于其他所有配置方法，因此如果不使用JTAG接口，那么在配置期间JTAG管脚就不应保持悬空或切换。如要使用JTAG接口，请遵照如下指导。

JTAG管脚连接

表 73.  JTAG管脚连接检查表
编号 是否完成? 检查表项目
1   将JTAG管脚正确连接到下载电缆头。确保管脚顺序未颠倒。
2   要在上电期间禁用JTAG状态机，可通过一个电阻拉低TCK管脚以确保TCK管脚上不会出现意外的上升沿。
3   通过一个电阻器拉高TMS和TDI管脚。

在JTAG模式下运行的器件使用4个必要管脚—TDI、TDO、TMS和TCK。TCK管脚具有一个内部弱下拉电阻器，然而TDI和TMS管脚具有内部弱上拉电阻。

如果链中有多个器件，则将器件中的TDO管脚连接到链中下个器件的TDI管脚。

在配置、用户模式或上电过程中，JTAG管脚上的噪声会导致器件进入某种未定义状态或模式。

下载电缆工作电压

表 74.  下载电缆工作电压检查表
编号 是否完成? 检查表项目
1   由于下载电缆与器件的JTAG管脚连接，所以需确保下载电缆与JTAG管脚电压相互兼容。

目标电路板通过10管脚头（10-pin header）向Intel下载电缆提供的操作电压决定下载电缆的操作电压电平。

Intel® Agilex™ 器件中的JTAG管脚通过VCCIO_SDM上电。由于JTAG链中器件的VCCIO电平各不相同，因此需确保符合器件JTAG输入管脚的VIL max、VIH min和最大VI规范。器件之间可能需要电平切换器（Level shifter）以符合器件输入管脚的各种电压规范。

JTAG信号缓冲

表 75.  JTAG信号缓冲检查表
编号 是否完成? 检查表项目
1   根据建议缓冲JTAG信号，尤其是连接器或电缆驱动3个以上器件时。
2   如果在配置链中使用器件，应确保妥善连接链内所有器件。

根据JTAG信号完整性，特别是TCK信号，（因为它是JTAG时钟及最快切换JTAG的信号），可能需要为JTAG链添加缓冲器。Intel建议在连接器处缓冲信号，因为电缆和电路板连接器通常会使传输线路变差并将噪声引入信号。连接器上的初始缓冲之后，随着链的不断增长或信号跨电路板连接器时，都需要添加缓冲器。

如果一根电缆驱动3个或更多器件，则需要在电缆连接器处缓冲JTAG信号，以防止信号损耗。但也取决于电路板布局和电路板上的载荷、连接器、跳线或开关。电路板上，任何影响JTAG信号电感或电容的添加都会增加在链中添加缓冲器的可能性。

每个缓冲器都应以并行方式驱动不超过8个TCK和TMS信号载荷。如果在路径上添加跳线和开关，则减少载荷数量。

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