仅对英特尔可见 — GUID: hge1557328282999
Ixiasoft
5.1.7.1.6. 信号完整性
指南:利用SoC器件的On-Chip Termination (OCT)。
Intel® Agilex™ 器件可将其输出调整为多种设置,且通常50 ohm输出阻抗为最佳值。 Intel® Quartus® Prime自动使用RGMII输出上无需校准的串行OCT。查看 Intel® Quartus® Prime fitter报告验证接口输出上的OCT设置。
指南:在PHY输出上使用正确板级终端匹配。
仅少数PHY提供对其输出的I/O调整, Intel® 建议通过仿真器验证 Intel® Agilex™ 器件的信号路径。在PHY输出管脚附近的每个信号上放置一个串行电阻以在必要时减少反射。
指南:确保PHY TX_CLK和EMAC RX_CLK输入上的反射最小以防止双倍时钟计时。
请注意,如果因信号完整性,而将该连接路由为“T”形,就必须保持该连接以便REF_CLK加载时不会看到双沿。请确保最小化REF_CLK加载时的反射,以防止双时钟计时。
指南:使用Signal Integrity (SI)仿真工具。
在这些双向信号上运行SI仿真很简单。这些信号大多始终为点到点信号,因此通常只需要选定一个合适的串行电阻放置于每个信号上就已足够。多数时候,并不需要该电阻,但在做决定时,应先研究了解器件驱动强度,走线长度和拓扑结构。