AN 886: Intel® Agilex™ SoC器件设计指南

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ID 683634
日期 1/22/2021
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文档目录 x
1. 介绍 Intel® Agilex™ 器件设计指南 2. 系统规范 3. 器件选择 4. 安全考量 5. 设计条目 6. 电路板和软件考量 7. 设计实现、分析、优化和验证 8. 调试 9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南
1. 介绍 Intel® Agilex™ 器件设计指南 x
1.1. 设计流程 1.2. Intel® Agilex™ 器件设计指南介绍修订历史
2. 系统规范 x
2.1. 设计规范 2.2. 安装 Intel® Quartus® Prime 软件 2.3. IP选择 2.4. 仿真 2.5. 准备设计条目 2.6. I/O摘要 2.7. 在器件中使用 Intel® Agilex™ HPS 2.8. 系统规范修订历史
2.3. IP选择 x
2.3.1. 评估可用HPS IP 2.3.2. 选择软IP和I/O接口
2.3.2. 选择软IP和I/O接口 x
2.3.2.1. IP核
2.5. 准备设计条目 x
2.5.1. 代码风格和设计建议 2.5.2. Platform Designer
3. 器件选择 x
3.1. 器件种类 3.2. PLL和时钟布线 3.3. 逻辑、存储器和乘法器密集度 3.4. I/O管脚数、LVDS SERDES通道和封装形式 3.5. 速度等级 3.6. 纵向器件移植 3.7. 器件选择修订历史
4. 安全考量 x
4.1. 安全考量修订历史
5. 设计条目 x
5.1. SoC器件的设计条目 5.2. 仅FPGA器件的设计条目 5.3. EMIF考量 5.4. Nios® II 5.5. 收发器规划 5.6. 重新配置 5.7. 设计条目修订历史
5.1. SoC器件的设计条目 x
5.1.1. 防火墙规划 5.1.2. 引导与配置考量 5.1.3. HPS时钟和复位设计考量 5.1.4. 复位配置 5.1.5. HPS管脚复用设计考量 5.1.6. HPS I/O设置：约束和驱动强度 5.1.7. HPS接口设计指南 5.1.8. FPGA和HPS之间的接口 5.1.9. 实现 Intel® Agilex™ HPS组件
5.1.2. 引导与配置考量 x
5.1.2.1. 选择HPS引导选项 5.1.2.2. 配置源 5.1.2.3. 远程系统更新(RSU)
5.1.3. HPS时钟和复位设计考量 x
5.1.3.1. HPS时钟规划 5.1.3.2. 早期管脚规划与I/O约束分析 5.1.3.3. HPS时钟，复位和PoR的管脚功能与连接 5.1.3.4. Remote System Update (RSU) 功能的Direct to Factory Pin支持 5.1.3.5. 内部时钟 5.1.3.6. HPS外设复位管理
5.1.4. 复位配置 x
5.1.4.1. HPS外设复位管理 5.1.4.2. 系统复位考量
5.1.7. HPS接口设计指南 x
5.1.7.1. 选择PHY接口的设计考量 5.1.7.2. USB接口设计指南 5.1.7.3. SD/MMC和eMMC Card接口设计指南 5.1.7.4. Flash接口设计指南 5.1.7.5. UART接口设计指南 5.1.7.6. I2C接口设计指南
5.1.7.1. 选择PHY接口的设计考量 x
5.1.7.1.1. HPS EMAC PHY接口 5.1.7.1.2. RMII和RGMII PHY接口 5.1.7.1.3. 通过FPGA I/O连接的PHY接口 5.1.7.1.4. 考虑器件驱动器可用性 5.1.7.1.5. MDIO 5.1.7.1.6. 信号完整性
5.1.7.4. Flash接口设计指南 x
5.1.7.4.1. NAND Flash接口设计指南
5.1.8. FPGA和HPS之间的接口 x
5.1.8.1. HPS存储器映射接口概述 5.1.8.2. 建议的系统拓扑 5.1.8.3. SoC-to-FPGA接口设计的建议起点 5.1.8.4. 有关如何配置和使用桥接的信息
5.1.8.1. HPS存储器映射接口概述 x
5.1.8.1.1. SoC-to-FPGA桥接 5.1.8.1.2. 轻量级SoC-to-FPGA桥接 5.1.8.1.3. FPGA-to-SoC桥接 5.1.8.1.4. 接口带宽
5.1.8.2. 建议的系统拓扑 x
5.1.8.2.1. 系统级高速缓存一致性 5.1.8.2.2. HPS访问到FPGA架构 5.1.8.2.3. MPU与FPGA共享数据 5.1.8.2.4. 从FPGA进行可高速缓存和不可高速缓存数据访问的实例
5.2. 仅FPGA器件的设计条目 x
5.2.1. 时钟和复位设计考量 5.2.2. I/O和时钟规划
5.2.2. I/O和时钟规划 x
5.2.2.1. 实现FPGA管脚分配 5.2.2.2. FPGA器件的早期管脚规划与I/O分配分析 5.2.2.3. I/O特性与管脚连接 5.2.2.4. 时钟和PLL选择 5.2.2.5. PLL特性指南 5.2.2.6. 时钟控制特性 5.2.2.7. I/O同步开关噪声
5.2.2.3. I/O特性与管脚连接 x
5.2.2.3.1. I/O信令类型 5.2.2.3.2. 可选的I/O标准和灵活的I/O Bank检查表 5.2.2.3.3. 两用和特殊管脚连接 5.2.2.3.4. Intel® Agilex™ I/O特性
5.2.2.5. PLL特性指南 x
5.2.2.5.1. 时钟反馈模式 5.2.2.5.2. 时钟输出
5.3. EMIF考量 x
5.3.1. 存储器接口 5.3.2. HPS EMIF设计考量 5.3.3. FPGA EMIF设计考量
5.3.2. HPS EMIF设计考量 x
5.3.2.1. HPS连接SDRAM的注意事项 5.3.2.2. HPS EMIF I/O位置 指南： Intel® 建议使用这些自动的默认管脚位置分配作为起点。 指南：先验证“output_files”子文件夹下 Intel® Quartus® Prime工程管脚pinout文件中HPS存储器控制器I/O位置，再最终确定电路板布局。 指南：确保与HPS存储器接口关联的I/O都放置在有效HPS EMIF I/O bank内。 管脚分配 DQ/DQS组布局 5.3.2.3. HPS存储器调试
6. 电路板和软件考量 x
6.1. 系统和电路板早期规划 6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 6.3. 电路板设计的管脚连接考量 6.4. 电路板考量修订历史
6.1. 系统和电路板早期规划 x
6.1.1. SmartVID 6.1.2. 早期功耗评估 6.1.3. 散热管理和设计 6.1.4. 使用温度感应的散热管理 6.1.5. 电压传感器 6.1.6. 器件上电 6.1.7. 电源管脚连接和电源 6.1.8. 器件配置规划
6.1.7. 电源管脚连接和电源 x
6.1.7.1. 去耦电容 6.1.7.2. PLL电路板设计指南 6.1.7.3. 收发器电路板设计指南
6.1.8. 器件配置规划 x
6.1.8.1. 器件上电循环和重新配置 6.1.8.2. 配置方案选择 6.1.8.3. 配置特性 6.1.8.4. Intel® Quartus® Prime配置设置 6.1.8.5. 配置管脚连接
6.1.8.2. 配置方案选择 x
6.1.8.2.1. 串行配置器件 6.1.8.2.2. 下载电缆
6.1.8.4. Intel® Quartus® Prime配置设置 x
6.1.8.4.1. 可选配置管脚 6.1.8.4.2. 两用配置管脚
6.1.8.5. 配置管脚连接 x
6.1.8.5.1. 配置管脚电压电平 6.1.8.5.2. 时钟走线信号完整性 6.1.8.5.3. JTAG引脚 6.1.8.5.4. MSEL配置模式管脚 6.1.8.5.5. 其他配置管脚
6.2. Intel® Agilex™ SoC FPGA的电路板设计指南 x
6.2.1. HPS的边界扫描 6.2.2. 嵌入式软件调试和跟踪
6.3. 电路板设计的管脚连接考量 x
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 6.3.2. 信号完整性考量 6.3.3. 板级仿真和高级I/O时序分析
6.3.1. 与电路板相关的 Intel® Quartus® Prime设置 x
6.3.1.1. 未使用的管脚
6.3.2. 信号完整性考量 x
6.3.2.1. 高速电路板设计 6.3.2.2. 电压参考管脚 6.3.2.3. 同步开关噪声 6.3.2.4. I/O终端匹配
7. 设计实现、分析、优化和验证 x
7.1. 选择综合工具 7.2. 器件资源利用报告 7.3. Intel® Quartus® Prime消息 7.4. 时序约束和分析 7.5. 面积与时序优化 7.6. 保留性能和减少编译时间 7.7. 使用 Intel® Hyperflex™ 进行设计 7.8. 仿真 7.9. 功耗分析（Power Analysis） 7.10. 功耗优化 7.11. 设计实现、分析、优化和验证修订历史
7.4. 时序约束和分析 x
7.4.1. 建议的时序优化和分析约束
7.10. 功耗优化 x
7.10.1. 器件和设计功耗优化技术 7.10.2. Intel® Quartus® Prime功耗优化技术
7.10.1. 器件和设计功耗优化技术 x
7.10.1.1. 器件速度等级 7.10.1.2. 时钟电源管理 7.10.1.3. 降低存储器功耗 7.10.1.4. I/O功耗指南
7.10.2. Intel® Quartus® Prime功耗优化技术 x
7.10.2.1. Power Optimization Advisor
8. 调试 x
8.1. 片上调试概述 8.2. 片上调试工具 8.3. 调试的修订历史
8.1. 片上调试概述 x
8.1.1. 调试工具规划指导
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南 x
9.1. 概述 9.2. Golden Hardware Reference Design (GHRD) 9.3. 定义软件要求 9.4. 定义软件体系结构 9.5. 选择软件工具 9.6. 选择Bootloader软件 9.7. 选择应用程序的操作系统 9.8. 组装Linux*的软件开发平台 9.9. 组装Partner OS或RTOS的软件开发平台 9.10. 驱动程序考量 9.11. 引导与配置考量 9.12. System Reset考量 9.13. Flash考量 9.14. 开发应用程序 9.15. 测试和验证 9.16. 嵌入式软件设计指南修订历史
9.5. 选择软件工具 x
9.5.1. 选择软件构建工具 9.5.2. 选择软件调试工具 9.5.3. 选择软件跟踪工具
9.7. 选择应用程序的操作系统 x
9.7.1. 使用Linux*或RTOS 9.7.2. 将Bootloader用作Bare-Metal Framework 9.7.3. 使用Symmetrical（对称）与Asymmetrical（非对称） 多处理 (SMP vs. AMP) 模式
9.8. 组装Linux*的软件开发平台 x
9.8.1. 组装Linux*的Golden System Reference Design (GSRD) 9.8.2. 源代码管理考量
9.11. 引导与配置考量 x
9.11.1. 配置源 9.11.2. Configuration Flash Memory(配置闪存存储器) 9.11.3. 配置时钟 9.11.4. 选择HPS引导选项 9.11.5. HPS引导源 9.11.6. 远程系统更新（RSU）
9.13. Flash考量 x
9.13.1. Flash编程方法 9.13.2. 使用单个flash进行FPGA配置和HPS大容量存储
1. 介绍 Intel® Agilex™ 器件设计指南
2. 系统规范
3. 器件选择
4. 安全考量
5. 设计条目
6. 电路板和软件考量
7. 设计实现、分析、优化和验证
8. 调试
9. Intel® Agilex™ SoC FPGA嵌入式软件设计指南

5.3.2.2. HPS EMIF I/O位置

Intel® Agilex™ EMIF for HPS IP的约束文件中包含针对所有外部存储器接口信号的默认管脚位置分配，该约束文件在IP生成时创建，并在设计编译期间由 Intel® Quartus® Prime Pro Edition软件读取。

指南： Intel® 建议使用这些自动的默认管脚位置分配作为起点。

可能需要修改管脚说明（pinout），以符合本小节中所述的限制。

指南：先验证“output_files”子文件夹下 Intel® Quartus® Prime工程管脚pinout文件中HPS存储器控制器I/O位置，再最终确定电路板布局。

默认情况下， Intel® Quartus® Prime生成的输出报告，日志文件和编程文件位于工程文件的output_files子文件夹中。请在编译设计pinout后查看.pin文本文件，包括HPS EMIF的管脚位置。

指南：确保与HPS存储器接口关联的I/O都放置在有效HPS EMIF I/O bank内。

确保HPS存储器接口正常运行的所有必要I/O都放置在您HPS存储器范围的有效bank内至关重要。

有关 Intel® Agilex™ EMIF IP with HPS的管脚分配和I/O Bank Usage限制的说明，请参阅 Intel® Agilex™ FPGA EMIF IP Overview.
表 41.  HPS EMIF I/O位置
EMIF宽度 Tile 3C Tile 3Dtop
顶层 底层 顶层 底层
3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0
16-bit GPIO GPIO NC 16-bit Data NC Addr/Command/RZQ/RefClk
16-bit + ECC GPIO GPIO NC 16-bit Data ECC Addr/Command/RZQ/RefClk
32-bit GPIO GPIO 32-bit Data NC Addr/Command/RZQ/RefClk
32-bit + ECC GPIO GPIO 32-bit Data ECC Addr/Command/RZQ/RefClk
64-bit GPIO (有限制) 64-bit Data NC Addr/Command/RZQ/RefClk
64-bit + ECC GPIO (有限制) 64-bit Data ECC Addr/Command/RZQ/RefClk
注： NC = No Connect

管脚分配

  1. 单个数据通路内（执行单个x8 DQS组）：
    • 必须使用指标为0, 1, 2, 3, 8, 9, 10, 11的管脚作为DQ管脚。可以对调DQ位之间的位置（即，可对调DQ[0]和DQ[3]的位置），只需最终pin-out仅使用上述指标处的管脚。
    • DM/DBI管脚必须使用位于index 6处的管脚。不存在无灵活机动性。
    • DQS_P必须使用位于index 4的管脚，而DQS_N必须使用位于index 5的管脚。无灵活机动性。
    • 管脚index 7必须为“no connect”。
  2. 数据通道（data lane）分配必须如上图所示。支持整个字节通道（lane）上的位置对调（即，可对调byte 0和byte 1的位置），只要最后pin-out仅使用HPS EMIF配置允许的lane，如上图所示。
  3. I/O Tile 3D，Bottom Bank Lanes 0，1和2必须仅用于Address/Command/RZQ/REFCLK，否则“no connect”（无连接）。
  4. 如果不使用ECC，则I/O Tile 3D、Bottom Bank Lane 3必须“no connect”。如果使用ECC，则ECC DQS组必须位于I/O Tile 3D、Bottom Bank Lane 3中。
  5. 切勿更改默认布局中地址和命令管脚的布局。
  6. 仅可将ALERT#管脚放在I/O Tile 3D、Bottom Bank Lane 2、管脚index 8处，否则“no connect”。
  7. HPS REFCLK_P必须使用I/O Tile 3D，Bottom Bank Lane 2，pin index 0。HPS REFCLK_N必须使用I/O Tile 3D，Bottom Bank Lane 2，pin index 1。
  8. RZQ必须使用I/O Tile 3D，Bottom Bank Lane 2，pin index 2。

DQ/DQS组布局

配置 DQS组布局
16 bit 必须防止于Bank 3D的I/O lanes Top[1:0]中
16 bit + ECC 必须放置于Bank 3D的I/O lanes Top[1:0]和Bank 3D的Bottom[3]中
32 bit 必须放置于Bank 3D的I/O lanes Top[3:0]中
32 bit + ECC 必须放置于Bank 3D的I/O lanes Top[3:0]和Bank 3D的Bottom[3]中
64 bit 必须放置于Bank 3D的I/O lanes Top[3:0]和Bank 3C的Bottom[3:0]中
64 bit + ECC 必须放置于Bank 3D的I/O lanes Top[3:0]和Bank 3C的Bottom[3:0]以及Bank 3D的Bottom[3]中
注： 所有情况下，都可对调上述I/O bank中的DQ/DQS组。
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